公式求人詳細

Design Verification Engineer

TSMCの公式求人。勤務地は神奈川県 / 大阪府、採用区分は中途、職種カテゴリはプロセス / デバイスです。

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分類・ページ生成: 2026/07/27
求人DB生成: 2026/07/25

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必須・歓迎・働き方

公式求人票の明記内容のみ

必須応募条件

• BCH and above in EE, CS related fields with 3-15 years of hands-on experience • Strong problem solving, debugging and programming skills (Python/TCL/C++) • Strong hands-on experience with…

歓迎あると活かせる経験

歓迎条件の明記なし。

働き方勤務条件

勤務地: 神奈川県 / 大阪府
リモート: 記載なし
勤務帯: 記載なし
出張: 記載なし
オンコール: 記載なし
転居: 記載なし
想定役割: 記載なし
転勤: 記載なし

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企業・同職種・必須スキルの比較

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企業 × 関連工程

設計検証・バリデーション

純増減 +1件

当DBの直近90日観測で、TSMCは新規 1件・終了 0件。現在公開 1件です。

同職種の掲載給与

設計エンジニア

中央値 1,200万円

掲載年収レンジの中点を比較。給与確認済み 95件／同職種 261件です。

類似求人の必須スキル

設計エンジニア

業務英語 61件 23%
回路設計 54件 21%
Python 21件 8%
CAD 18件 7%
機械設計 18件 7%

新規・終了は当DBでの観測差分であり、市場成長や採用需要の増減を単独では示しません。直近30日は収集対象拡張の影響を含みます。

企業公式情報から整理

募集要項

企業の公式採用ページまたは公式に委任された採用システムの公開情報を、項目別に整理しています。確認できない条件は推測せず、公式募集要項への案内を表示します。

3/8 公式情報で確認できた項目

仕事内容

公式情報あり

Job Description

• Verify TSMC’s product like ARM processor based SOC and memory subsystem test chips • Develop verification methodology and implement test bench components using System Verilog, UVM, and low power verification • Develop comprehensive test plan and implement test cases to verify different test chips • Work closely with Design and DFT teams to develop/verify various functional/DFT tests • Write functional cover groups and cover points for coverage closure. Perform RTL code coverage, System Verilog Assertion coverage, System Verilog functional coverage • Drive and adopt new verification methodologies and flows for efficiency improvements.

■Qualification • BCH and above in EE, CS related fields with 3-15 years of hands-on experience • Strong problem solving, debugging and programming skills (Python/TCL/C++) • Strong hands-on experience with architecting and developing IP/SoC...

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