2D材料チャネルとは
2D材料チャネルとは、原子が数層だけ積み重なった厚みの材料でチャネルを作る構造です。 シリコンを薄く削るかわりに、もともと層状の材料をそのまま使います。
FinFETもGAAも、ゲートがチャネルに触れる面を増やすことで支配力を引き上げてきました。触れる面を増やす以外にもう1つ、同じ目的を果たす道があります。チャネルそのものを薄くすることです。
チャネルが厚いと、その内部にゲートから遠い部分が生まれます。遠い部分ほどソースとドレインの電界に引きずられ、ゲートが閉じても電流が漏れます。逆にチャネルが十分に薄ければ、どの位置もゲートの近くにあり、全体がゲートの支配下に入ります。
ただしシリコンを薄くする道には限界があります。数nmまで削ると、表面の乱れが電子の通り道を強く妨げ、流せる電流が落ちてしまいます。薄さと引き換えに性能を失う形です。
2D材料はこの取引を変えます。層状の材料では、層の中は強く結合し、層と層は弱く結びついています。だから1層や数層まで薄くしても、面内の並びは整ったまま保てます。薄さと、整った面内を同時に取れる点が、この材料を候補にしています。
薄くする相手は、チャネルの外側にもあります
Section titled “薄くする相手は、チャネルの外側にもあります”ところが、チャネルを原子1層まで薄くしても短チャネル効果は残ったままです。理由はチャネルの外側にあります。
ソースとドレインの電極には高さがあります。背の高い金属が横に立っていると、そこから出たフリンジ電界がチャネルへ回り込みます。公開されているプレプリント「Immunity to Short Channel Effects in Monolayer MoS2 Transistors via Ultrathin Contact Extension」は、この電界がゲートとは別にチャネルを支配してしまう構造を contact gating と呼び、既存の2D FETで短チャネル効果が残る主要因として挙げています。
つまり、電極がもう1つのゲートとして働いてしまうわけです。ゲートで閉じたつもりでも、隣の電極が開ける方向へ電界をかけていれば、電流は漏れ続けます。チャネルを薄くして得たはずの利点が、周りの構造で打ち消されます。
同プレプリントは、この構造にはほかに2つの負担があるとしています。ソース・ドレインとゲートが重なる領域のhigh-k膜が寄生容量を生むこと、そして重なりがビアの形成を難しくし面積効率を下げることです。薄さの利点を受け取るには、チャネルの周りの構造まで作り直す必要があります。
極薄コンタクトで測られた水準
Section titled “極薄コンタクトで測られた水準”対策は、コンタクト側を薄くすることです。同プレプリントは、厚さ0.3nmの単層グラフェンをコンタクト延長部に使った超微細ダブルゲートMoS2 FETを報告し、これを極薄コンタクト延長部の最初の実験実証としています。あわせて、ソース・ドレイン金属の高さを下げ、スペーサの誘電率を下げるという設計則を示しています。
その素子で測られた値が次です（チャネル長20nm、ダブルゲート、合成EOT 0.75nm）。
| 項目 | 値 | 条件 |
|---|---|---|
| SS（サブスレッショルドスイング） | 97 mV/dec | チャネル長220nmでは75 mV/dec |
| DIBL | 30 mV/V | しきい値はほぼ0 V |
| オン電流 Ion | 460 μA/μm | VDS = 1 V |
| 最大相互コンダクタンス gm | 206 μS/μm | VDS = 1 V |
SSの2つの値を比べます。チャネル長を220nmから20nmまで11分の1にしても、SSの悪化は75から97 mV/decにとどまっています。同プレプリントはこの増加を25%未満としています。チャネルを短くすればスイッチの切れは鈍りますが、その鈍り方は小さく収まっています。コンタクト構造を直した効果が、この22 mV/decという増加幅に出ています。
一方で97 mV/decという値そのものは、室温の理論限界60 mV/decから離れています。短チャネル効果は抑え込めていても、切れ味そのものには37 mV/dec分の開きが残っています。残る課題は、チャネルの薄さよりも界面の側にあります。
オン電流を引くときは条件まで一緒に運ぶ必要があります。同じ素子の出力特性ではピークが530 μA/μm（VG = 0→4 V）に達しており、要旨がオン電流として掲げているのはVDS = 1 Vの460のほうです。同じ素子から2つの数字が出る以上、比較にはVDSとVGの条件を必ず添える必要があります。
量産までの距離
Section titled “量産までの距離”測定は真空約1×10⁻⁵ torrで、パラメータアナライザを使って行われたと記されています。大気中で同じ特性が出るかは、別に確かめる必要があります。
本文に載っているのは、1素子分の特性値までです。1個で良い特性が出ることと、億単位で同じものが作れることの間には距離があります。
とはいえ、CFETのように構造で稼ぐ道と、材料でチャネルを薄くする道は両立します。積んだトランジスタのチャネルに何を使うかは別の選択なので、両方が同時に進んでいます。
関連するデータ・ツール
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よくある質問（FAQ）
Section titled “よくある質問（FAQ）”2D材料チャネルとは何ですか？
原子が数層だけ積み重なった厚みの材料でチャネルを作る構造です。シリコンを薄く削るかわりに、もともと層状の材料をそのまま使います。
なぜ薄いと良いのですか？
ゲートの支配力が上がるためです。チャネルが厚いと、ゲートから遠い部分がソースとドレインの電界に引きずられます。原子数層まで薄ければ、どの位置もゲートの近くにあります。
シリコンを薄くする道との差は何ですか？
表面の乱れの量です。シリコンを数nmまで薄くすると、表面の乱れが電子の移動を強く妨げます。層状材料は層と層が弱く結びついているため、薄くしても面内の並びは整ったまま保てます。
チャネルを薄くすれば短チャネル効果はなくなりますか？
チャネルの外側にも原因があります。公開されているプレプリントは、背の高いソース・ドレイン電極から出るフリンジ電界がチャネルへ届き、コンタクトがもう1つのゲートとして働くことを、短チャネル効果の主要因として挙げています。この分はコンタクト側を薄くしてはじめて解けます。
その対策は何ですか？
コンタクト側を薄くすることです。同プレプリントは、厚さ0.3nmの単層グラフェンをコンタクト延長部に使った素子を報告し、これを極薄コンタクト延長部の最初の実験実証としています。
どのくらいの性能が出ていますか？
チャネル長20nm・ダブルゲート・合成EOT 0.75nmで、VDS 1VにおいてIon 460 μA/μm、最大gm 206 μS/μm、SS 97 mV/dec、DIBL 30 mV/V、しきい値はほぼ0Vと報告されています。チャネル長220nmでのSSは75 mV/decです。
すぐ量産に使えますか？
測定は真空約1×10⁻⁵ torrで行われており、本文に載っているのは1素子分の特性値までです。量産の判断には、大気中での安定性とウェーハ全面での再現性が別に要ります。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- MOSFETとは ── チャネルとゲートの基本関係
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- 「Immunity to Short Channel Effects in Monolayer MoS2 Transistors via Ultrathin Contact Extension」Research Square プレプリント（2026年8月29日にリンク生存を実測、200）── コンタクト構造由来の短チャネル効果、0.3nm単層グラフェンのコンタクト延長部、SS 97 mV/dec（220nmでは75）、DIBL 30 mV/V、Vthほぼ0V、Ion 460 μA/μm・gm 206 μS/μm（VDS 1V）、出力特性ピーク530 μA/μm（VG 0→4V）、測定は真空約1×10⁻⁵ torr。本文には、IEDM 2025で発表した論文の拡張版であると書かれています
- 同プレプリントの全文PDF（2026年8月29日に無償ダウンロード可能であることを実測、200）