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半導体製造ラボ SEMICONDUCTOR DATA LAB

シリコン量子ビットとは

シリコン量子ビットとは、シリコンの中に電子を1個ずつ閉じ込める微小な領域（量子ドット）を作り、その電子のスピンを情報の担い手として使うものです。 既存のCMOS工程の延長で作れる点が特徴です。

定義・解説

Section titled “定義・解説”

量子計算の担い手にはいくつかの方式があります。その中でシリコン量子ビットが注目される理由は、作り方にあります。

imecの量子コンピューティング公式ページは、スピン量子ビット素子が標準的なCMOSトランジスタに酷似した構造をしていると述べ、同社がこれを300mmの産業用製造ラインで製造しているとしています。

構造の発想も同じです。量子ドットは、ゲートに電圧をかけてシリコンの中に電位の谷を作り、そこへ電子を閉じ込めたものです。この「ゲートで電位を操る」という考え方はMOSFETとまったく同じで、差は大量の電子を流すかわりに1個を捕まえておく点だけです。

「CMOS互換」には、抜けていた部分があった

Section titled “「CMOS互換」には、抜けていた部分があった”

ところが、CMOS互換という言葉には長らく抜けている部分がありました。描き方です。

imecの公開技術記事は、この事情を率直に書いています。研究では電子ビーム描画が使われてきました。CMOS互換の手法であり、設計の自由度が高く、量子ドット間の小さなピッチも作れます。しかし書き込みが遅く、300mmウェーハ全面を描くには現実的な工程時間を超えます。

つまり素子の構造はCMOSでも、作る手段は研究用の描画装置のままでした。歩留まりを語れるのは、1枚のウェーハを丸ごと作れる段になってからです。

同記事によれば、imecはIEDM 2025で初めて、単一露光の0.33NA EUVリソグラフィでオーバラップゲート構造の3層のゲートをパターニングして見せました。オーバラップゲート構造とは、3層のゲートを重ねてほぼ自己整合的に配置し、電子を分離して閉じ込める構成です。

難しかったのは寸法です。同記事は、ゲート層を両方向ゲートピッチ40nmでパターニングしたとし、こうした「型破りな」ゲート構造がEUVで描かれたのは初めてだと述べています。古典CMOS向けのEUVリソグラフィは、ほとんどが一方向のパターンを対象にしているためです。続いて22nmのコンタクトホールが、ゲートに対する重ね合わせ精度2.5nm未満（平均+3σ、両方向）で形成され、M1とM2の2層は約50nmのメタルピッチでパターニングされたとしています。

温度を下げるほど、測れる数は減る
MOSFET ── 大量に流す通り道を作って電子を流す量子ドット ── 1個閉じ込める3層を重ねる電位の谷に電子1個。そのスピンが情報になる両方向ゲートピッチ 40 nm を EUV 単一露光で室温（300 K）── 数を測るウェーハ全域で 室温歩留まり 90%配線層の機能もテスト構造で測定ここで分かるのは「電気が通って動くか」まで10 mK ── 質を測る電荷ノイズ 0.6 µeV/√Hz（1 Hz）忠実度 準備・測定で 99.9% 超／ゲート操作で 99% 超99% は誤り訂正が収束するか発散するかの境目
室温ではウェーハ全面を相手に「動くかどうか」を数えられます。品質そのものは10mKまで下げてはじめて測れます。この2段構えがあるから、量子デバイスを歩留まりの言葉で語れるようになります。

室温で数え、極低温で質を測る

Section titled “室温で数え、極低温で質を測る”

量子ビットとしての動作には極低温が要ります。しかし素子に電気が通って動くかどうかは、室温で測れます。

imecの同記事は、EUVを使った成果として、最初の測定で**ウェーハ全域にわたる室温歩留まり90%**が得られ、BEOL（配線層）の機能も専用のテスト構造で測られたとしています。同記事はまた、EUVの単一露光を使うことが、複雑なマルチパターニングを避けることでコスト低減にも寄与すると述べています。

この報告の形式そのものに意味があります。歩留まりをウェーハ単位で語るのは、研究室の試作から製造へ話が移ったしるしです。歩留まりという尺度が量子デバイスへ適用され始めた段階を示しています。

質の側は、温度を下げてから測ります。同記事によれば、Si/SiO2ベースのMOSゲートスタックとpoly-Siゲートの作り込みにより、電荷ノイズ0.6µeV/√Hz（1Hz）が実証され、公開当時のfab互換プラットフォームで最も低い値だったとされています。しかもこの値は繰り返し再現できたと書かれています。

忠実度も公開されています。同記事は、量子ビットの準備と測定の操作について99.9%を超える忠実度が再現的に達成され、状態を制御し量子もつれを作る1量子ビット・2量子ビットのゲート操作については一貫して99%を超える値が示されたとしています。

99%という数字が持つ意味

Section titled “99%という数字が持つ意味”

ここで大事なのは、99%という数字の出どころです。

同記事は、これらの値が量子誤り訂正の収束と発散を切り分ける水準だと明言しています。量子誤り訂正が「収束する」（誤りが正味で減る）か「発散する」（訂正の過程で入る誤りのほうが多くなる）かは、この水準を境に入れ替わるためです。

閾値の手前と向こうでは、意味がまったく違います。 向こう側にあれば、量子ビットを増やすほど計算は正確になっていきます。手前にとどまれば、増やすほど誤りが積み上がります。だから量子ビットの品質は、連続的な良し悪しよりも、1本の線をまたいだかどうかで語られます。

改善の余地も示されています。同記事は、これらの素子で忠実度を制限している主因が残留する29Siであるとし、シリコン層を28Siでさらに同位体濃縮すれば一層高い忠実度が達成できるとしています。

次の壁は配線

Section titled “次の壁は配線”

ただし同記事は、いま使われているオーバラップゲート構造の適用範囲が、将来必要になる大規模な量子ドットアレイの手前で止まるとも述べています。配線のボトルネックが立ちはだかるためです。

1個の量子ドットを操るのに複数のゲートが要り、そのゲートすべてに配線が要ります。ドットを増やせば、外へ引き出す線がその分だけ増えます。素子が小さくなっても、線の数はドットの数に比例したままです。

素子は小さくできても、外へ引き出す線はドットの数だけ要ります
数個なら、線は外へ出しきれるゲート量子ドット1個の量子ドットに複数のゲート。そのすべてに線が要る増やすと、線のほうが先に詰まる増やすほど、線が増える外へ引き出す線が先に足りなくなる素子が小さくなっても、線の数はドットの数だけ要りますimecの同記事が述べる限界いまのオーバラップゲート構造は大規模な量子ドットアレイの手前で止まります配線のボトルネックが立ちはだかるためこれは前にも見た形量子ビットを増やす競争は、量子の問題である前に配線の問題になる
1個の量子ドットに複数のゲートが要り、そのすべてに配線が要ります。だからドットを増やすほど外へ引き出す線が増え、同記事はいまのオーバラップゲート構造の適用範囲が大規模な量子ドットアレイの手前で止まるとしています。

量子ビットの数を増やす競争は、量子の問題である前に配線の問題になります。 半導体の歴史で何度も繰り返されてきた形が、ここでも顔を出しています。

関連するデータ・ツール

Section titled “関連するデータ・ツール”

よくある質問（FAQ）

Section titled “よくある質問（FAQ）”
シリコン量子ビットとは何ですか？

シリコンの中に電子を1個ずつ閉じ込める微小な領域（量子ドット）を作り、その電子のスピンを情報の担い手として使うものです。imecの公式ページは、スピン量子ビット素子が標準CMOSトランジスタに酷似した構造をしていると述べています。

なぜシリコンなのですか？

製造の資産をそのまま使えるためです。imecはスピン量子ビットを自社の300mm産業用製造ラインで製造しています。

これまで何が課題だったのですか？

描き方です。imecの公開記事は、電子ビーム描画がCMOS互換で設計の自由度と小さなドット間ピッチを与える一方、書き込みが遅く、300mmウェーハ全面を描くには現実的な工程時間を超えるという弱点を挙げています。

何が変わったのですか？

imecはIEDM 2025で、オーバラップゲート構造の3層のゲートを単一露光の0.33NA EUVリソグラフィでパターニングして見せました。ゲート層は両方向ゲートピッチ40nmで、古典CMOS向けのEUVが一方向パターン中心であることから、この種のゲート構造をEUVで描いたのは初めてとされています。

室温で何がわかるのですか？

素子に電気が通って動くかがわかります。同記事は、最初の測定でウェーハ全域にわたる室温歩留まり90%が得られ、BEOLの機能もテスト構造で測られたとしています。

品質はどのくらいですか？

電荷ノイズは1Hzで0.6µeV/√Hzが実証され、公開当時のfab互換プラットフォームで最も低い値とされています。忠実度は量子ビットの準備と測定で99.9%超、1量子ビットおよび2量子ビットのゲート操作で一貫して99%超が示されています。

99%という値に意味はありますか？

あります。同記事は、これらの値を量子誤り訂正が収束するか発散するかを分ける水準として挙げ、閾値としての意味を持つ数字だとしています。

比較・違いを学ぶ

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  • MOSFETとは ── ゲートで電位を操るという同じ発想

関連用語

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出典

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  • imec「Si MOS quantum dot spin qubits: roads to upscaling」公開技術記事（2026年8月29日にリンク生存を実測、200）── 電子ビーム描画で300mmウェーハ全面を描くには現実的な工程時間を超えること、IEDM 2025での単一露光0.33NA EUVによる3層ゲートのパターニング、両方向ゲートピッチ40nm、22nmコンタクトホールと2.5nm未満（平均+3σ）の重ね合わせ、M1・M2の約50nmメタルピッチ、ウェーハ全域の室温歩留まり90%とBEOL機能の測定、電荷ノイズ0.6µeV/√Hz（1Hz）と再現性、準備・測定で99.9%超および1量子ビット・2量子ビットゲートで99%超の忠実度、99%が誤り訂正の収束と発散を分ける水準であること、残留29Siが忠実度の主要な制限であること、オーバラップゲート構造の適用範囲が大規模アレイの手前で止まり配線がボトルネックになること、10mKでの量子ドット・量子ビット特性
  • imec「record-low charge noise in Si MOS quantum dots fabricated on a 300mm CMOS platform」公式プレスリリース（2026年8月29日にリンク生存を実測、200）── 300mm CMOSプラットフォーム上の量子ドットにおける平均電荷ノイズと300mmウェーハ全域にわたる統計的な測定
  • imec「量子コンピューティング」公式ページ（2026年8月29日にリンク生存を実測、200）── スピン量子ビット素子が標準CMOSトランジスタに酷似していること、300mm産業用製造ラインで製造していること
  • 「Qubits made by advanced semiconductor manufacturing」arXiv、全文公開（2026年8月29日にリンク生存を実測、200）── 300mmウェーハ製造ラインをMOS量子ビット向けにカスタムしたこと、mK温度でのSi/SiOx界面における安定・均一な量子ドット動作
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