CFET（相補型FET）とは
CFET（Complementary FET、相補型FET）とは、n型FETとp型FETを上下に積み重ねる3次元構造です。 横に並べていた2つを、縦に重ねます。
CMOS回路は、n型FETとp型FETの組で成り立っています。産業技術総合研究所の解説記事は、プレーナ型からGAAに至るまで、CMOS構造が常に平面上へn型FETとp型FETを横並びに配置する2次元構造を前提としてきたと整理しています。
CFETはここで発想を変えます。同記事は、微細化を横方向の寸法縮小から縦方向への集積へ転換する技術だとしています。1つひとつのトランジスタを小さくするのではなく、置き方を変えて面積を稼ぎます。
効果も具体的に示されています。同記事は、n型FETとp型FETを縦方向に積層することで同じ面積で理論的には2倍の素子密度を実現でき、さらに内部配線長が短縮されて配線抵抗と寄生容量が低減するとしています。面積と配線の両方が同時に良くなるため、スイッチの切り替え速度と消費電力の双方に効きます。微細化の利得を、寸法を縮めずに取りにいけるというのがこの構造の主張です。
配線が縮む理由は単純です。横に並べていたときは、2つの間をつなぐ配線が必ず横に走っていました。積めば、その距離が縮みます。
設計の側では、標準セルの高さとして現れます。imecは公式プレスリリースで、CFETが先進的な配線技術と組み合わさることで、性能を落とさずに標準セルのトラック高さを5Tから4T、さらにそれ以下へ下げられるとしています。
積むと生まれる4つの難所
Section titled “積むと生まれる4つの難所”発想はシンプルですが、作るのは容易ではありません。産総研の同記事は、必要なブレークスルーを4つ挙げています。
1つ目は加工です。これまでは1層分の深さを加工すれば十分でしたが、CFETでは上下に2層分のFET構造を作る必要があります。ただ深く垂直に掘るだけでなく、上下で異なる深さや高さをナノメートルの精度で制御する加工が求められます。
2つ目はMDI（Middle Dielectric Isolation、中間絶縁層）です。上下に積んだn型とp型の間のリークを防ぎ、電気的干渉を遮断する層です。同記事は、上下のFET構造の間にMDIとする領域だけ選択的に空隙を作る工程と、その空隙に絶縁材料を隙間なく均一に充填する工程を組み合わせて実現するとしています。
3つ目は3次元の配線です。高さの異なる上下2つのFETを電気的に接続するため、限られた領域でのレイアウト設計、MDIとの干渉を避ける工夫、垂直方向の寸法の精密な制御が要ります。
4つ目は上下FETの性能整合です。CMOSではn型とp型が同等の性能を発揮する必要がありますが、材料固有の特性差があります。同記事によれば、従来のプレーナ型CMOSではn型を小さめ、p型を大きめに作ることでバランスを取ってきました。ところがCFETでは上下に積層するため、寸法調整による整合性確保が難しくなります。
長年使ってきた調整の手段が、構造を変えたことで使えなくなります。新しい構造は、新しい問題だけでなく、古い解決策の喪失も連れてきます。
下へ手を伸ばす方法
Section titled “下へ手を伸ばす方法”4つの難所のうち、具体的な数字が公表されているのが配線です。
下のトランジスタにも電源と信号をつながなければなりません。素直に考えれば、上と同じようにウェーハの表面から掘り下げることになります。しかしその通り道は、上のトランジスタのすぐ脇を通ります。
imecは公式プレスリリースで、この差を示しています。VLSI 2024で、ゲート長18nm・ゲートピッチ60nm・n/p間の垂直分離50nmでCFETを集積し、共通ゲートのnFETとpFETで電気的機能を実証したという報告です。上下のコンタクトはいずれも表側から接続しています。
そのうえで同社は、下側コンタクトの形成をウェーハ裏面へ移すことの実現可能性を示し、それによって上側デバイスの生存率が11%から79%へ改善したとしています。いずれも同社の公表値です。
表から取れば10個に1個しか生き残らず、裏から取れば10個に8個が生き残ります。上下に積む構造は、裏面から電源を取る技術とセットで初めて成立するという関係が、この数字に出ています。もっとも同社は、裏面化が工程の追加を伴うことも明記しています。
2つの作り方と、時期
Section titled “2つの作り方と、時期”積み方には2つの流儀があります。産総研の記事は、1つの基板からn型とp型の2層構造を一括形成するモノリシックCFETと、1枚目の基板に下層FETを作ってから2枚目を貼り合わせて上層を作るシークエンシャルCFETを区別しています。
同記事は、現状では量産性の観点からモノリシックのほうが産業化に近いとし、一方でシークエンシャルにはシリコン以外の新しい半導体材料を導入しやすいという別のメリットがあるとしています。
装置メーカーの見方も同じ方向です。Lam Researchの公式技術ブログは、モノリシックが性能とコストで優れる一方で極端に高いアスペクト比のエッチングを必要とすること、シークエンシャルはチャネル材料の自由度が高い一方できわめて正確なnFET-pFETの位置合わせが必要で、熱バジェットも懸念になることを挙げています。
時期については、産総研が2030年代初頭ごろの量産化を目指して研究開発が進められているとし、2026年時点では依然として研究開発および先行実証の段階にあると明記しています。
なお、2D材料チャネルのように材料でチャネルを薄くする道と、CFETのように構造で稼ぐ道は競合しません。積んだトランジスタのチャネルに何を使うかは別の選択なので、両方が同時に進んでいます。
関連するデータ・ツール
Section titled “関連するデータ・ツール”- デバイス製品開発の工程ページ ── 工程分類と、この工程に接続している公開求人
- エッチングの工程ページ ── 2層分を掘る側
- 装置カタログDB ── 公式製品ページ単位のメーカーと製品family
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”CFETとは何ですか？
n型FETとp型FETを上下に積み重ねる3次元構造です。産総研は、プレーナ型からGAAFETに至るまでCMOSが常にn型とp型を横並びに配置する2次元構造を前提としてきたのに対し、CFETがそこで発想を転換したものだと説明しています。
何が良くなるのですか？
産総研によれば、n型とp型を縦方向に積層することで同じ面積で理論的には2倍の素子密度を実現でき、内部配線長が短縮されて配線抵抗と寄生容量が下がります。その結果としてスイッチの切り替え速度が上がり、回路レベルでの消費電力低減が期待されます。
設計にはどう効きますか？
標準セルの高さに効きます。imecは、CFETが先進的な配線技術と組み合わさることで、性能を落とさずに標準セルのトラック高さを5Tから4T以下へ下げられるとしています。
何が難しいのですか？
産総研は4つ挙げています。2層分の深さを掘る高アスペクト比加工、上下を電気的に分離する中間絶縁層MDIの形成、上下のFETを3次元的につなぐ配線技術、そして上下FETの性能整合です。
性能整合はなぜ難しいのですか？
寸法で調整できなくなるためです。産総研は、従来のプレーナ型CMOSではn型を小さめ、p型を大きめに作ることでバランスを取ってきたものの、CFETでは上下に積層するため寸法調整による整合性確保が難しくなると説明しています。
なぜ裏面から配線を取るのですか？
上のトランジスタを傷めずに下へ届かせるためです。imecは、下側コンタクトの形成をウェーハ裏面へ移すことで上側デバイスの生存率が11%から79%へ大きく改善したとしています。
いつごろ実用化されますか？
産総研は、現在のCFETが2030年代初頭ごろの量産化を目指して研究開発が進められているとし、2026年時点では依然として研究開発および先行実証の段階にあるとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- GAA（ゲートオールアラウンド）とは ── 横に並べたまま性能を取り戻す側
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- 産業技術総合研究所「CFET（相補型電界効果トランジスタ）とは？」産総研マガジン（2026年8月29日にリンク生存を実測、200）── CMOSが横並びの2次元構造を前提としてきたこと、CFETが微細化を横方向の寸法縮小から縦方向への集積へ転換する技術であること、同じ面積で理論的に2倍の素子密度、内部配線長の短縮による配線抵抗と寄生容量の低減、4つのブレークスルー（高アスペクト比加工／MDIの選択的空隙形成と均一充填／3次元配線／上下FETの性能整合）、従来はn型を小さめp型を大きめにしてバランスを取ってきたこと、モノリシックとシークエンシャルの区別と得失、2030年代初頭ごろの量産化目標、2026年時点で研究開発および先行実証の段階であること
- imec「functional monolithic CFET devices with stacked bottom and top contacts」公式プレスリリース（2026年8月29日にリンク生存を実測、200）── VLSI 2024でのゲート長18nm・ゲートピッチ60nm・n/p垂直分離50nmでのCFET集積と共通ゲートでの電気的機能実証、下側コンタクトを裏面へ移すことで上側デバイス生存率が11%から79%へ改善すること、標準セルのトラック高さを性能劣化なしに5Tから4T以下へ下げられること、モノリシック集積が既存のナノシート型工程に対して最も破壊的でないとされること
- Lam Research「Understanding CFETs」公式技術ブログ（2026年8月29日にリンク生存を実測、200）── モノリシックが性能とコストで優れる一方で極端に高いアスペクト比のエッチングを必要とすること、シークエンシャルはチャネル材料の自由度が高い一方できわめて正確なnFET-pFET位置合わせと熱バジェットが課題になること
- imec「imec puts complementary FET (CFET) on the logic technology roadmap」公開技術記事（2026年8月29日にリンク生存を実測、200）── CFETのロジック技術ロードマップ上の位置づけ、モノリシックとシークエンシャルの比較