BEOL配線材料とは｜Cu・W・Mo・Ruを材料形態と工程位置で分ける

BEOL配線材料とは、wafer上のcontact、via、lineを構成する導体に加え、形成に使うtarget、precursor、plating chemistryを含む材料群です。比較軸は元素名、投入形態、界面層、形成するfeature、除去工程、測定sampleです。PVD targetから作るseed、ALD / CVD precursorから埋めるcontact、barrier / linerとして形成する界面層では、受入項目と検出する故障モードが異なります。

典型的な誤解は「Cu→W→Mo→Ru」という単線の置換図です。本記事は材料の投入形態 -> delivery・nucleation -> barrier / liner / seed -> contact・via・line -> CMP / etch -> 電気・信頼性測定を一続きに比較します。プロセス担当と材料技術者は、incoming lotからblanket film、patterned feature、accelerated stressまで同じmaterial IDを保持します。

Cu・W・Mo・Ruを材料形態と工程位置で分類する

配線材料は、単位長さ当たりのline resistance、ρline,eff、Acondの三値で比較します。関係式はR/L = ρline,eff / Acondです。ρline,effにはbulk resistivity、表面・粒界散乱、結晶方位、欠陥、温度依存が入り、Acondはlineの物理断面からbarrier / liner、sidewall oxidation、recessなどを除いた実効導電断面です。via resistanceには上下面の界面抵抗とbottom CDも寄与します。

IRDS 2024 More Mooreは、interconnect metalとしてCuが少なくとも2029年まで主軸に留まる一方、local interconnect（M0）には非Cu解（Co、Ru）が入り、EM寿命の限界からMOL・M1・Mxのvia側にも非Cu解が組み込まれる、と記述しています。材料配置は世代の番号より、層・feature・形成法に対応します。複数金属が同一chip内で役割を分担する構図です。

よくある誤解は「世代が進むとCuがRuへ置き換わる」という読み方です。実際に置き換わる単位は層とfeatureで、chip全体は複数金属のまま推移します。同じwafer上で、global lineはCu dual-damascene、local lineはRu direct etch、contactはWまたはMo、via側はbarrierlessなrefractory metalという組合せが同居します。採否条件はfeatureごとのρline,eff、Acond、界面抵抗、故障分布で決まり、元素名は入口の分類までを担います。

金属	主な投入形態	barrier・liner・seed	主なfeature	代表的な形成経路	主な除去・形状形成	最初に測定する量
Cu	高純度PVD target、電解めっき液	Ta / TaN系barrier、RuCo等のliner、PVD Cu seed	中間・global line、dual-damascene via / line	barrier / liner・seed形成後のelectrofill、またはseed reflowとの組合せ	overburden CMP	seed continuity、sheet R、膜厚、line R、dishing / erosion
W	contact / via / plugにはWF₆やW chloride precursor、PVD targetは別用途	TiN / WN等のbarrier、ALD nucleation layer	contact、via、plug、3D構造	precursorのnucleation後にCVD bulk fill、またはALD	CMPまたはetch-back	nucleation delay、F・不純物、void / seam、Kelvin via R
Mo	MoO₂Cl₂、MoCl₅等のprecursor、PVD target	stackによりseed・adhesion layer、またはbarrierless候補	contact、via、line、buried power rail	CVD / ALD、selective deposition、PVD、構造によりfill	CMP、etch-back、direct etch	膜厚依存抵抗率、adhesion、step coverage、line / via R、酸化状態
Ru	高純度Ru source / target、Ru precursor	Cu用liner、またはlocal line自体	Cu liner、極細local line、上下metal level間via	PVD / IBD、CVD等のliner形成、blanket Ruからのsemi-damascene direct etch	direct metal etch、用途によりCMP	方位・grain、sidewall状態、line R/µm、via R、TDDB / EM

01 / 金属ごとの工程位置と測る量

図1　Cu・W・Mo・Ruは同じ5段の工程列を通り、投入形態、界面層、feature形成、除去、最初に測る量が行ごとに別になる。採否はこの組合せで決まり、元素名は入口の分類までを担う。

図1の各行は同じ5段を通りますが、差がつく段は金属ごとに別です。Cuはseedとelectrofill、WはALD nucleationとCVD bulk fill、Ruはdirect metal etchが主工程で、Moは構造によりfillと除去の組合せを選びます。

細線で抵抗率が上がる理由｜平均自由行程と表面・粒界散乱

bulk resistivityは寸法から独立した材料定数ですが、線幅と膜厚が電子の平均自由行程（mean free path、λ）に近づくと、表面と粒界での散乱が伝導を律速し、実効抵抗率そのものが上がります。data sheetのbulk値で細線抵抗を見積もると、実測より小さい値が出ます。ρline,effは寸法・界面・結晶の関数で、金属ごとの固有値とは別物です。

候補金属の選別には、bulk resistivity ρ0と平均自由行程λの積を使います。imecの代替配線金属の解説は、Cuのbulk resistivityを1.7 µΩcm、室温の平均自由行程を39 nmとし、候補材料はこのρ0 × λをCuより小さくする必要があると述べています。λが短いほど、細くしたときの表面・粒界散乱の影響が小さくなります。

同じ解説は、Co、Ru、Rh、Ir、Moなどは大きい寸法ではCuより抵抗率が高く、寸法を縮めたときの上がり方が緩いために小寸法で逆転する、と述べています。「Ruの方が低抵抗」という言い方が誤解を生むのはここです。太い配線をRuに替えれば抵抗は上がります。逆転が起きる寸法は金属とstackで異なるため、比較は断面積とliner構成を揃えて行います。

3–50 nm PVD Mo薄膜の研究（全文PDF）では、Moの平均自由行程を11 nm、Cuを40 nmとし、Moの抵抗率は膜厚依存がCuより弱く、Wには全膜厚域で、TaN / Cu / TaN stackには総金属厚およそ8 nm以下で優ると報告されています。同じ論文はMayadas–Shatzkes模型でfitし、Mo薄膜の抵抗率は粒界散乱律速と結論しました。散乱の主因は金属と成膜・熱履歴で入れ替わるため、grain構造と温度依存抵抗をsample側で取り、寸法だけの外挿と切り離します。

細線化で伝導を律速する要因	物理の起点	強く働く条件	測定で分離する方法	材料・工程側の打ち手
表面散乱	導体表面での運動量緩和	膜厚・線幅がλに近い、界面が乱れている	温度依存line R、断面寸法を揃えた比較、界面のSTEM観察	λの短い金属、界面平滑化、cap / liner材の選択
粒界散乱	粒界での電子反射	粒径が線幅より小さい、低温成膜	EBSD / XRDでgrain sizeとtexture、annealのsplit	成膜方式、post-deposition anneal、配向制御
barrier / liner占有	高抵抗層が導電断面を食う	barrier厚が下限に達し、線幅だけが縮む	断面TEMで実導電断面、`Acond`補正後の`ρline,eff`	barrier薄化、barrierless / liner-less構成
sidewall酸化・damage	導電断面の外周が絶縁化	direct etch後の大気曝露、O₂系chemistry	etch後CD、sidewall組成分析、queue timeのsplit	in-situ encapsulation、etch chemistry変更
via界面	上下metal levelとの接触抵抗	bottom CDが小さい、preclean不足、酸化物残り	Kelvin via R、bottom CD、界面のSTEM-EDX	preclean、nucleation制御、選択成長

Acondをどこまで広げられるかは、barrier / liner / seedが断面をどれだけ占めるかで決まります。その手前には、targetとprecursorをどう受け入れるかという工程があります。

PVD targetの受入軸｜純度・粒界・particle・bonding

PVD targetは、waferに入る前の固体材料です。受入では元素純度に加え、酸素などの不純物、grain sizeとtexture、密度、表面状態、particle履歴、backing plateとのbonding、使用に伴うerosion profileを追います。plasma安定性、成膜速度、膜厚map、particle、膜組成、結晶性に異常が出たときは、targetの受入値と使用履歴をbacktrace候補にし、実膜の同一site測定で寄与を切り分けます。

JX金属の半導体用sputtering targetでは、6N以上のCu targetをCu interconnect seed、4N5のTa targetをCu interconnect barrierに対応づけています。同じpageのW targetはgate electrode用途として記載されており、CVD W contact / plugへ投入するprecursorとは別の材料経路です。

受入項目のうちgrain size、密度、bondingは、target供給側の製造方式に依存します。Materionのspecialty sputtering targetは、高純度原料による表面清浄度でspittingを抑えること、鋳造方式によりgrain sizeを最大90%小さくできること、backing plateへのbondingを役務として提供することを製品条件に挙げています。これは各社の製造方式に紐づく仕様で、業界共通の受入基準とは別物です。自社の受入規格は、実膜のparticleと膜厚mapに対する相関で決めます。

Cu / Ta targetとMoO₂Cl₂を含む材料portfolioは、JX Advanced Metalsの企業・製品研究で製品群ごとに追えます。

材料形態	incomingで記録する状態	processで形成される状態	filmで測定する量	featureで検出する異常
PVD target	purity、O / C等の不純物、grain / texture、density、bonding、使用履歴	erosion、arc、plasma安定性、sputter flux、chamber wall state	膜厚map、sheet R、組成、particle、texture、stress	seed discontinuity、barrier薄化、line-Rばらつき、open
gas・liquid precursor	chemical identity、濃度・純度、容器、供給履歴	気化、輸送、吸着、反応、副生成物排気	成長率、incubation、組成、残留halogen、抵抗率、conformality	bottom不足、seam、界面高抵抗、wafer内・lot間drift
solid precursor delivery	固体量、粒径・表面状態、容器、保管履歴	昇華面積、温度分布、depletion、line輸送	dose repeatability、膜厚map、組成、成長率のrun間推移	run-to-run drift、上下面非対称、局所未成膜
plating chemistry	Cu ion、additive、contamination、bath age、filter履歴	suppressor / accelerator / levelerの吸着、局所電流密度、補給	blanket deposition rate、膜厚、組成、grain	bottom-up fill不足、void / seam、overburden、CMP後dishing

target受入値と、chamber状態、base pressure、plasma、下地、膜厚、annealを通過した後のfilm測定を対にします。patterned featureでは実効導電断面と抵抗を測り、target lotからfeature resultまで同じmaterial IDで記録します。

ALD / CVD precursorの比較軸｜化学種・供給・nucleation

ALD / CVDでは、金属名に加えてprecursorの化学種、常温での相、蒸気圧、熱安定性、容器、delivery方式、反応後に残り得る元素を記録します。Air LiquideのElectronics Specialty MaterialsはWF₆を含むmetal deposition材料を掲載し、SubleemではMoCl₅、MoO₂Cl₂、WCl₅、WCl₆、WOCl₄などの固体前駆体と昇華・供給系を示しています。ALOHAはRu、W、CoをALD / CVD precursor familyに掲載しています。

MoO₂Cl₂は、JX金属が5N / 6N品とlogic interconnect・contact等の用途を、EntegrisがALD / CVD用材料とdelivery containerを掲載しています。同じ化学式でも、容器内残量、昇華面積、line温度分布、pulseごとのdose、下地表面でのincubationが成膜再現性を左右します。

前駆体側の開発は年ごとに更新されます。AVS ALD / ALE 2025のtechnical programには、advanced metallization向けdual-purpose Mo前駆体によるALD、低抵抗Moのinherent area-selective ALD、plasmaを用いたRuのarea-selective ALDが並びます。選択成長の可否は前駆体と下地表面の状態の組合せで決まります。同じ前駆体を使う二つのprocessでも、下地とprecleanが異なれば選択性の結果は別になります。前駆体名の一致は、入口の分類までを担います。

nucleationは平均成長率の測定より先に、膜厚のcycle依存と初期被覆率を測ります。初期cycleの島状成長はvia bottomやsidewallに局所的な薄部を生じさせます。growth-per-cycle、wafer map、top / sidewall / bottomの断面、表面組成、残留Cl / F、後続bulk fillでのseamを同じrun IDで記録します。

barrier・liner・seedと実効導電断面

Cuではdielectricへの拡散を抑えるbarrierと、濡れ性・結晶成長・electrofillを支えるliner / seedが必要です。これらを厚くすれば界面保護は強くなりますが、Cuが占めるAcondは小さくなります。薄膜化したstackでは、sidewall連続性、via bottomの界面、拡散量、adhesion、EMを測定項目に加えます。

Applied Materialsの2024年7月8日発表は、RuとCoのbinary liner（RuCo）によってliner厚を33%減の2 nmとし、void-freeなCu reflowに適した表面を作り、line resistanceを最大25%低減したとしています。3 nm nodeから顧客出荷を開始したとも述べています。この25%は同社のintegrated system構成での比較値で、liner厚、Cu reflow条件、形成したline断面が揃った場合の結果です。

W contactではTiN / WN等がadhesion、反応、副生成物拡散、nucleationを制御する界面層です。TiN / W via studyでは、AR 3:1の試験viaでPVD TiNのcoverage不足からFが下地へ到達し、高抵抗化合物が形成されました。同じ試験では、よりconformalなCVD TiNによりvia resistanceとばらつきが低下しています。

barrier / linerを外せるかどうかは金属ごとに異なります。前掲のPVD Mo薄膜研究は、SiO₂と密なlow-k organosilicate glass（κ = 3.0）の双方で4点曲げによるadhesion energyが5 J/m²を超え、800°C anneal後もSiO₂上の値が実験精度内で同水準に留まったとし、Moはadhesion linerを省いた構成で成り立つと述べています。同じ論文は、RuやIrなどPt族金属はdielectricへのadhesionが弱くadhesion linerを要する点でMoと異なる、と述べています。「barrierless候補」という括りの中でも、金属ごとにadhesion、拡散、酸化を分けて測ります。

Cu lineを残したままvia側だけを非Cu化する構成もあります。imecはlogic technology roadmapの解説で、Ru、W、Moなどの代替via金属をCu lineの底へbarrierlessで導通させるhybrid metallizationを挙げています。この場合、同じ配線階層でもlineとviaで材料も測定項目も別々になります。patterned viaのbottom interfaceとline EMには、それぞれ専用の試験構造を使います。

barrier-lessをdielectric側から検証する｜拡散・low-kダメージ・pore sealing

barrier-lessの成否は、金属がdielectricへ拡散するかどうかと、相手のdielectricがその成膜・etch・cleanに耐えるかどうかの二つで決まります。金属側の合否条件とdielectric側の合否条件を別々のsampleで取り、両方が揃った組合せだけをintegration条件と呼びます。

金属側は、平面capacitor構造に代表される拡散試験で切り分けます。IITC 2024のMo ALD発表は、barrierless Mo膜を用いたplanar capacitor構造で、想定するstress条件下では各種dielectricへのMoのdriftが不在だったと報告し、SiO₂上に直接成膜したMoの4点曲げadhesionはliner無しでCMPを通せる水準だったとしています。ここで確かめられたのはSiO₂系での挙動で、多孔質のultra low-k（ULK）へ広げるには同じ試験を別途通します。

dielectric側は、細孔の存在で挙動が入れ替わります。porous low-kのplasmaダメージ対策の総説は、plasma曝露による炭素抜けとSi-OH生成でk値と疎水性が劣化すること、ALD barrierでは連続膜が表面に形成される前に前駆体分子が細孔内へ入り込むこと、薄膜化に伴いsidewall barrierの均一性が課題になることを挙げ、plasma系のsealingやliner膜によるpore sealingを対策として示しています。barrier-less構成でも、etch・ash・cleanのdamageとpore sealingを測定項目に含めます。

測定側は、k値、leakage、TDDB、SIMSやEDXでの金属侵入深さ、断面でのsidewall層厚、CMP後のk shiftを同じsplitで取得します。容量側の設計条件はLow-kとAir Gapの基礎と量産判定条件で掘り下げます。dielectricとの相互作用が固まると、次はfeatureをどう埋めるかという成膜・fill条件に戻ります。

contact・via・lineをどう埋めるか｜Cu・W・Mo・Ruの工程位置

contactはdevice端子とmetal lineの垂直導通を担い、bottom interfaceがcontact resistanceへ大きく寄与します。via resistanceは上下metal levelとの界面とARに依存します。lineでは長さ方向のR/µm、CD、高さ、sidewall roughness、grain、cap界面を測ります。featureごとに成膜法と測定項目を割り当てます。

Cu dual-damasceneでは、barrier / linerと連続したseedを形成し、electroplatingでtrench / viaを埋め、overburdenをCMPで除去します。
W contact / viaでは、初期nucleation layerを形成してからCVDでbulk fillする構成が使われます。開口部のoverhang、bottom不足、F由来の界面反応、中央seamを分けて観察します。
MoではPVD薄膜、conformal ALD / CVD、selective deposition、埋込後のCMPまたはetch-backをfeatureごとに組みます。高いstep coverageは側壁まで膜が届いた結果であり、中央にvoidなく埋まったこととは別です。
Ru local lineでは、dielectric trenchへ埋めるdual-damasceneだけでなく、blanket Ruをpattern化してからdielectricをgap fillするsemi-damasceneが検討されています。lineを作る主工程はdirect metal etchです。

埋込構造では、top-view defect、feature上部・中央・bottomを含む断面、void / seamの長さ、bottom CD、界面層、line / via resistanceを同じsample座標で取得します。

Cuをどこまで使うか｜seed・electrofill・reflow・liner

Cu細線のρline,effには表面・粒界散乱とbarrier / liner占有率が寄与します。NISTが測定した25–45 nm幅のCu wireでは、EBSDでgrain structureを測定し、温度依存line resistanceを解析した結果、その試料群ではdiffuse surface scatteringが抵抗率を支配しました。寄与率は寸法、表面、liner、grainに依存するため、実際のstackでR/µmと断面を対応させます。

Cu electrofillの起点はseed continuityです。IBMのdamascene Cu electroplating研究は、trench / viaをvoidやseamなしに埋めるsuperconformal depositionを示しました。続く添加剤化学の研究では、suppressor、accelerator、levelerとCu(I)種の関係を解析しています。量産ではbath分析値、feature top / bottomの堆積速度差、overburden、void、CMP後形状を同じfeature IDで記録します。

狭いviaへseedを連続形成する工程では、liner / seed filmとreflow後形状を同一splitで比較します。32 nm級Cu / low-k dual-damasceneのPVD Cu reflow研究のtest vehicleでは、seed coverageとreflow条件の最適化後にvia-chain yieldが従来seed比で60%以上改善しました。bottom / sidewall continuity、reflow後形状、fill後void、chain分布を一組で測ります。

WとMoをどう分けるか｜nucleation・bulk fill・selective deposition

Wはcontact、via、plugで長いintegration実績を持ちます。Lam ResearchのALTUS familyは、pulsed nucleation layer（PNL）によるALD nucleationとin-situ CVD bulk fillを同一architectureで行い、ALDによるWN barrierの薄膜化と、3D NAND / DRAM向けのlow-fluorine・low-stress W fillを掲げています。W contactで使うTiN barrierは別系統の材料で、同社pageが掲げるWN barrierとは対象が異なります。CVD overhangによるpremature closureは内部voidを生むため、入口のclosure、中央seam、bottom interfaceを別々に測ります。

WのCMP後は、残膜、腐食、clean中のmaterial lossがvia形状を変化させます。IBMのpost-W-CMP clean研究のblanket / patterned waferでは、弱アルカリcleanとinhibitorによりsurface defectとW lossが低下し、fine featureではDI waterによるW dissolutionが大きくなりました。電気測定にはpost-CMP / post-cleanのrecess断面値、Kelvin via R、via chain tailを使います。

Moはbarrier体積を減らせるcontact / via / line候補ですが、反応性が量産上の負荷になります。前掲のPVD Mo薄膜研究は、Moが大気中で容易に酸化して絶縁性の表面酸化物を作り、subtractive etchで作った配線では通電断面を削ること、N₂を含む雰囲気でのannealでは窒化により抵抗率が上がることを挙げています。熱処理と熱履歴の設計は、grain成長による抵抗低下と、酸化・窒化による抵抗上昇の両方を動かすため、anneal条件はresistivityとcompositionを同時に見て決めます。

IITC 2024のMo ALD発表では、20 nm幅の高AR SiO₂ trenchのconformal・void-free fill、dual-damascene構造中の10.5 nm CD viaへのarea-selective fill、TCRから求めた約11 µΩcmのeffective resistivityが、それぞれのtest vehicleと測定条件で報告されています。この約11 µΩcmはpost metal anneal無しの状態の値で、同発表はanneal追加によりgrain成長、抵抗率低下、seam消失が得られ、delaminationは不在だったとしています。同一stackの連続結果とはみなさず、line、via、dielectric、preclean、annealが一致する条件だけを直接比較します。MOL contactとselective depositionでは、surface preparationと選択性を測定項目に追加します。

IITC 2022のbarrierless ALD Mo発表では、MoをBPR、via-to-BPR、M0Aへ組み込み、800°C anneal後の構造と、5 MA/cm²・330°Cで150時間を超えたstress sampleを報告しています。thermal budget、MoOx除去、bottom interface、via resistance、stress時間を一組で記録し、使用条件への換算には追加のtime-to-failure分布を使います。

Applied Materialsの2026年配線技術は、contact向けselective Mo ALDを示し、同社試験のselective W benchmarkに対してcritical contact resistanceを最大15%低減したと報告しています。比較条件はcontact stack、CD、surface preparation、選択性、contact-R分布で揃えます。

Ruの二つの工程位置｜liner・local line・semi-damascene

Ruには、Cuの実効導電断面を広げる薄いlinerと、Ru自身を極細local lineにする二つの位置があります。liner側の測定項目はCu diffusion barrier、film continuity、Cu wetting / reflow、via bottom界面です。local-line側ではRu filmのgrain / orientation、direct etch形状、gap-fill dielectric、line / via resistance、line-to-line信頼性を測ります。

imecの16 nm pitch Ru semi-damasceneのtest vehicleは、16 nm pitchで平均656 Ω/µm、18–22 nm pitchで90%を超えるfull-wafer yieldを得ています。IEDM 2023のtwo-level Ru interconnectのM2はCD 7–10 nm、metal pitch 18–26 nm、AR 6–8で、CD 10 nm・AR 6のlineは235 Ω/µm、via resistance中央値は約33 Ωです。Cu値はAR 2のsimulation、Ru値はCD 10 nm・AR 6の実測として分けて比較します。

semi-damascene側のintegration条件も測定対象です。imecの18 nm metal pitch semi-damascene + fully self-aligned viaでは、26–18 nm metal pitchでvia resistance 40–60 Ω、via-to-lineのbreakdown fieldは9 MV/cm超、fully self-aligned構成で最大5 nmのoverlay誤差を吸収したと報告されています。semi-damascene metallizationの解説は、metal CMPを省けること、line aspect ratioを上げて抵抗を下げられること、その分の容量増をair gapで抑える設計を挙げています。抵抗と容量は同じ断面で決まるため、R/µmとintra-level容量を対で測ります。

Ruを配線本体に使う場合、adhesionの条件はMoとは別に立てます。前掲のPVD Mo薄膜研究は、RuやIrなどPt族金属がdielectricへのadhesionが弱くadhesion linerを要すること、Ruの再結晶温度がMoより低くpost-deposition annealで抵抗率を下げやすいことを、Moとの対比として述べています。Ruではliner有無とanneal条件を、Moでは酸化・窒化を、それぞれ別のsplitで測ります。

Ruの結晶方位とgrain sizeはline resistanceを変化させる要因です。IITC 2025の300 mm IBD Ru試験では、(0001)配向した大粒径Ruをnominal CD 9 nm、pitch 18–26 nmでdirect etchし、同じ断面積の従来plasma vapor deposition Ruよりline resistivityが12%低下しました。成膜方式はblanket texture、etch後CD、sidewall、実断面積、R/µmを揃えて比較します。

CMP・etch-back・direct etchで残す形をつくる

CMP、etch-back、direct etchは、いずれも余分な金属を除去しますが、完成sampleが異なります。Cu dual-damasceneのCMPはdielectric内のCuを残してoverburdenを除去し、dishing / erosion、residue、scratch、corrosionを管理します。W / Mo fillのCMPやetch-backはcontact / via上のoverburdenを除去し、recess、oxide、底部までの連続性を断面で測ります。Ru semi-damasceneのdirect etchは金属lineのCDとsidewallを作り、その後にdielectric gap fillへ渡します。

Mo / Cuのtribochemistry研究のcitrate / percarbonate / silica slurryのdisc testで、MoとCuのmaterial removal rate、腐食、tribocorrosionを分離します。dishing / erosion / recessはpatterned-wafer testで測ります。

32 nm metal pitch以下のRu・Mo direct metal etch研究では、Ruのdirect etchで、hard maskのsputterとO₂系Ru etch chemistryに由来する酸化層がhard mask側壁に成長し、patterningするtrenchを狭め、最小featureではetch stopに至り得ると報告されています。MoのCl₂ / O₂系chemistryでは、sidewall passivationの不足とpattern済みMo lineの酸化が主な課題として挙げられています。Ruのhard mask側壁酸化とMoのpassivation不足は別のfailure modeです。金属別のetch後CD、taper、sidewall composition、residue、encapsulation前queueを測定し、CMP側では装置・slurry・pad・endpointを分離します。

測定をどのsampleで進めるか｜blanket・line / via・chain・reliability

IRDS 2024 Metrologyは、unpatterned filmに加えてpatterned structure、barrier conformality、nm-scale void、grain size / orientation、電気・yield・reliabilityとの相関を測定課題に挙げています。同じmaterial IDをincomingからaccelerated stressまで維持し、各段階で直接測定できる要因を増やします。

sample段階	直接測定する量	導出・集計する量	主に切り分けられる要因	次sampleへ渡す情報
incoming material	target組成・grain・particle、precursor identity / purity / 容器・残量、bath分析	lot内・lot間変動、使用量、経時drift	材料lot、容器、保管、供給前の初期差	material ID、lot、容器、受入値、使用履歴
blanket film	thickness map、4-point-probe sheet R、composition、XRD / EBSD、stress、roughness、adhesion	`ρfilm = Rs × t`、成長率、WIWNU、TCR、texture比	deposition、nucleation、組成、不純物、結晶性	wafer / site座標、下地、膜厚、熱履歴、film result
patterned line / via	CD / height、断面TEM / SEM、void / seam、sidewall、Kelvin line / via R	R/µm、実断面積基準`ρline,eff`、via-R分布、open率	conductive area、bottom interface、fill、etch / CMP形状	structure ID、site座標、line / via分布、断面像
chain structure	via-chain、serpentine、comb、wafer map、温度依存R	tail率、spatial signature、lot / chamber相関	rare open / short、累積via、wafer edge、tool history	failure座標、baseline差、FA対象sample
accelerated reliability	EM、TDDB、thermal cycle / storage、humidity後のR・leakage	time-to-failure分布、activation model、drift、failure location	interface・grain・cap・dielectricを含むstack寿命	stress条件、censoring、failure analysis、使用条件との対応

blanketのRsと膜厚から得るρfilmはfilm選別に使い、line側では実断面積、sidewall、grain、linerを含むρline,effを算出します。ρfilmはblanket膜のlot間比較に、ρline,effはCD・高さ・liner stackを揃えたpatterned line間の比較に使います。viaはKelvin構造で単一via resistanceを測定し、chainでrare tailと累積failureを検出します。EMやTDDBは電流密度、温度、geometry、line length、censoringを記録し、stress終了までsurviveしたsampleも分布へ残します。

EM・SM・TDDBをどの規格と試験構造で確定するか

加速試験の数値は、手順と試験構造を揃えた範囲でだけ比較の対象になります。同じ「EM寿命」でも、wafer levelの高加速試験とpackage levelのisothermal試験では意味が異なり、材料差より手順差が数字を動かします。

JEDECは手順側を分けて規定しています。JEP119Aは、計算機制御でSWEAT（standard wafer level electromigration accelerated test）を実行するalgorithmを規定します。使用する試験構造の指定は同文書の範囲外で、straight lineとvia終端構造の双方で有効と報告されている旨を記しています。JESD61A.01はisothermal electromigration test procedureを、JESD63はBlack式の電流密度指数nとEM故障の活性化エネルギーを信頼区間付きで推定する手順を定めます。故障機構ごとの活性化エネルギーと加速係数の一覧はJEP122Hにまとまり、sum-of-the-failure-rates法での見積もりに使われます。

線長も条件です。短い線ではback stressがEM fluxを打ち消し、寿命が実質的に無限大へ振れます。EM物理modelの総説は、Blech積をj × L ≤ (j × L)crit = Ωσcrit /(eZ*ρ)と書き、これを満たす配線をimmortalとして選別する手順を示しています。Ωは原子体積、σcritはvoid核生成の臨界応力、eZ*は実効電荷、ρは金属の抵抗率です。式にρが入るため、金属を替えると閾値そのものが動きます。線長を揃えて材料だけ替えた比較では、寿命差とimmortal条件の差が同じ数字に混ざります。

barrier-less金属では、同じ材料をfilmとwireの両方で測る例があります。barrierless RuとMoのEM信頼性研究は、film構造とwire構造でMTTFを測り、TCR測定から求めた温度上昇を補正して活性化エネルギーを算出し、幾何形状と作製工程に由来する抵抗率parameterとの関係を調べています。前掲のMo-BPRのstress結果（800°C anneal後、5 MA/cm²・330°Cで150時間超failure無し）は、打ち切りを含むstress結果で、使用条件でのtime-to-failure分布とは別の量です。

確定したい量	代表的な手順・規格	主に使う試験構造	直接得られる量	使用条件へ移すときの限界
EM寿命の分布	JESD61A.01のisothermal手順	via終端line、via chain	time-to-failure、failure location	温度・電流密度の外挿幅、censoring込みの分布推定
EMの加速model係数	JESD63	温度・電流密度を振ったsplit	電流密度指数`n`、活性化エネルギーと区間	母数が小さいと信頼区間が広がり、外挿幅も広がる
wafer levelの選別	JEP119A（SWEAT）	straight line、via終端構造	短時間での相対比較値	高加速のため、絶対寿命への換算には別条件が要る
immortal判定条件	Blech積`j × L`の算出	線長を振ったline、対応するvia	臨界`j × L`、線長依存	金属を替えると`ρ`が動き、閾値も同時に動く
dielectricの寿命	JEP122Hの故障機構・係数一覧	comb / serpentine、平面capacitor	leakage、breakdown field、TDDB分布	damage・pore sealing条件が異なる試料は別枠で比較

backside power delivery networkが配線材料へ課す条件

配線材料の要求は、front side配線の外側にも延びます。power網をwafer裏面へ移すbackside power delivery network（BSPDN）では、FEOLの熱履歴に耐えること、細く深い構造を埋めることが、抵抗率とは別軸の条件として加わります。

imecの裏面給電の解説は、buried power rail（BPR）をtransistorの下に埋める金属線とし、幅およそ30 nm、pitchおよそ100 nmという寸法を挙げています。BPRにRuやWといったrefractory metalを使う理由は、その後に来る高温工程を通した後も素子特性を保つ点にあります。裏面から掘るnano-TSV（nTSV）はpitch 200 nm、深さおよそ320 nmで、oxide linerと金属（W）で埋める構成が示され、BPRと裏面給電の組合せでIR dropを7分の1に下げたと報告されています。

nTSVとBPRの継ぎ目はoverlayに敏感です。Lam ResearchによるnTSV–BPR構造の解析は、SEMulator3Dによるprocess modelingと電気simulationから、nTSVのoverlayを30 nm未満へ抑える条件、角が丸まった断面では四角断面よりoverlay感度が上がる傾向を示しています。これはsimulation由来の設計margin検討で、実waferの歩留り測定値とは別の量です。

BSPDNの位置づけは、front side配線のCu / low-k stackを保ったまま、power側の金属と縦方向の導通構造に別条件を課す分業です。設計と工程の詳細はBuried Power Railと裏面給電（BSPDN）で掘り下げます。

異常値の逆引き｜材料からfeatureまでのbacktrace

異常解析は、右端の電気結果から最も近い物理sampleへ進み、同じwafer / site座標で上流履歴をたどります。line R上昇時は最初にCD・高さ・liner占有・grainを測定し、その後precursor / target lotとdelivery履歴へ対象を広げます。via-chain tailは、単via Kelvin、断面、bottom clean / barrier、nucleation、fillへ順に分解します。

02 / 症状から上流へ戻る経路

図2　上段は左から右へsampleを進める順、下段は右の症状から上流へ戻る順で、戻る先は症状ごとに別になる。同じmaterial IDと座標を保つことで、電気結果と物理観察を突き合わせられる。

図2の上段は同じmaterial IDで進むsampleの列、下段はその列を逆にたどる経路です。line / viaの段はCu、W、Mo、Ruで別々のinterfaceとfillを持つため、症状から戻る先も金属ごとに別になります。

観測した症状	materialの測定項目	delivery・nucleationの測定項目	interfaceの測定項目	featureの測定項目	電気・信頼性で確定する量
sheet-R drift	target / precursor lot、組成、残量、使用履歴	dose / rate、incubation、wafer map、chamber history	下地表面、初期反応、adhesion layer	blanket膜厚、roughness、grain / texture	4PPと膜厚の同一site相関、TCR、repeat wafer
line-R上昇	不純物、precursor / target lot差	seed continuity、nucleation、grain成長	barrier / liner厚、sidewall層、cap界面	top / middle / bottom CD、高さ、roughness、実断面積	Kelvin line R/µm、温度依存、断面積補正後の比較
via-chain tail	材料lotとchamber履歴	bottom dose、overhang、nucleation delay	preclean後表面、barrier連続性、bottom oxide	bottom CD、seam / void、recess、overlay	single-via Kelvin分布、chain位置、FA断面との一致
void・open	target / precursor / plating bathの変動	seed欠損、top closure、供給drift	wetting、adhesion、界面反応	void位置・長さ、seam、keyhole、bottom未充填	open map、via-chain tail、同一座標の断面観察
corrosion・recess	slurry / clean材料、浴・薬液履歴	point-of-use供給、酸化還元状態	cap / barrier露出、galvanic pair、表面oxide	recess深さ、dishing、residue、roughness	post-CMP / cleanのKelvin R、leakage、経時drift
EM failure	導体・liner・cap材料lot	grain / texture、impurity、nucleation	liner / cap / via interface、拡散経路	current crowding、line断面、via配置、void	stress条件別分布、failure location、断面・組成FA

backtraceを完了する条件は、split、repeat、同一座標の物理観察と電気結果の一致です。blanket良品・patterned不良ではfeature形成とinterfaceを優先し、blanketからdriftしたsampleでは材料、delivery、nucleationを再点検します。lineはR/µm、viaはKelvinとchain、dielectricとの組合せはleakage / TDDB、電流負荷はEMで確定します。

冒頭の一本道の図式「Cu→W→Mo→Ru」に代わる像は、同一wafer上での分業です。targetから入る金属、precursorから入る金属、界面層として残る金属、direct etchで形を作る金属が併存し、採否条件はfeatureごとの実効導電断面と故障分布で決まります。次に比較すべき軸は、同じlocal lineをdual-damasceneとsemi-damasceneのどちらで作るかです。決め手はmetal CMPの有無、達成できるaspect ratio、gap fill後のintra-level容量の三つで、金属の選択はその後に続きます。