Ru配線の量産条件

20nm 未満の metal pitch では、Cu dual-damascene の barrier / liner / cap が導電断面を圧迫し、線を細くするほど Cu 自体の scattering による抵抗増加と付帯層の体積損失が同時に進みます。一方で、同じ層を Ru で直接エッチングする工程モジュールは 16nm pitch まで実証されており、first local interconnect metal layer をどちらで作るかで fab の変更量も不良モードも異なります。

Ru local interconnect とは、first local interconnect metal layer を direct metal etch、air gap、fully self-aligned via まで含めて再設計する工程モジュールです。この記事では、Cu dual-damascene の延命策と Ru semi-damascene を同じ層の候補として比べ、どの工程が先に上限へ達するか で採否条件を分けます。読み進めると、Cu を延命する場合に測る項目 と Ru semi-damascene へ切り替える場合に測る項目 を、同じ層の採否条件として書き分けられます。

2026-04-23時点。
local interconnect の採否条件では、Cu dual-damascene を延命するか と Ru semi-damascene へ切り替えるか を同じ層の候補として比較する必要があります。

Cu延命とRu semi-damasceneの比較

Ru semi-damascene は Cu を別金属へ置き換える材料変更 と混同されやすいのですが、入れ替わるのは line の作り方、line 間の絶縁構造、via の合わせ方まで含む工程モジュール全体です。そのため同じ層の候補として、次の 3 つを同じ表で比べます。

方式	採否を分ける条件
Cu dual-damascene	既存 flow を維持できる一方で、barrier / liner 体積損失、void-free fill、Cu reliability が先に上限になりやすい
Cu延命 + RuCo liner	Cu flow は維持しつつ liner を極薄化する方式で、ultrathin liner 均一性、Cu reflow、yield が採否条件になる
Ru semi-damascene	first local metal を direct etch し、gap fill / air gap と via fill を組み合わせる方式で、Ru direct etch、FSAV、gap fill / air gap、via landing が採否条件になる

量産判断は、direct metal etch と air gap を含む module を再現できるか、Cu を延命した方が fab 変更が小さいか、どの層で RC が先に上限になるか の 3 点で異なります。

Ru local interconnect が対象にする層

このページの対象は、トランジスタ直上の first local interconnect metal layer です。
imec の 2025 年発表は、この Ru semi-damascene flow を A7 and beyond logic nodes の first local interconnect metal layer に向くと示しています。
Mo contact と selective deposition の量産条件が対象にする MOL contact の一段上で、BEOL配線材料の工程位置と測定が対象にする 多層配線全体 よりは狭い範囲です。

01 / 対象は最下層の local 配線

図1　Cu 延命と Ru semi-damascene の二択になるのは中央の first local interconnect metal layer だけで、上下の層は別々のページが対象にします。

上下の層と比べると、この二択が起きるのは first local interconnect metal layer だけです。上の intermediate / global wiring は Cu と liner / barrier の極薄化で延命し、下の MOL contact は Mo と selective deposition による抵抗低減が主題になります。

その下の CFET 側で、stacked MOL、shared MRW、direct backside contact がどこで異なるかは CFETのMOL接続とMRW に切り出しています。

この層では、line resistance と intra-level capacitance の両方が急に増えます。
そのため 金属そのもの と 絶縁構造 と via landing は、セルレベルの遅延と面積の要求条件を同時に満たすために、一つの module として最適化します。

20nm 未満で Cu dual-damascene が苦しくなる理由

imec の semi-damascene 解説は、tight metal pitch では Cu が電子平均自由行程に近づくことに加えて、barrier / liner / cap が導電断面を圧迫し、RC delay が大きくなると分類しています。
さらに同じ解説は、Cu dual-damascene が長年の主力であっても、20nm and below では better figures of merit を持つ integration scheme と metal が必要になるとし、Ru のような patternable metal を使う semi-damascene を代替候補に含めています。

ここでの本質は次の 2 点です。

Cu 自体の抵抗増加
線幅が狭くなるほど scattering が増え、line resistance が上がる。
Cu を実現する付帯層の体積損失
barrier / liner / cap が増えるほど、導電断面がさらに減る。

Cu 自体の抵抗増加と barrier / liner / cap の体積損失は tight metal pitch で同時に起きるため、Cu の材料特性だけ を比較しても不十分です。
実際には、Cu を埋めるための module 全体 が tight pitch で苦しくなります。
その同じ pitch 帯で、imec の 2025 年発表は semi-damascene integration により 16nm pitch の Ru lines を平均 656 Ω/µm で形成し、A7 以降の first local interconnect metal layer 候補として示しています。

semi-damascene で何が物理的に変化するか

imec の 2022 年 article と semi-damascene 解説が示すように、semi-damascene では first local metal line を subtractive metallization で直接形成し、その後に via を single-damascene で形成して top metal を重ねます。
この構成では、Cu dual-damascene と比べて次の点が変化します。

first local line を direct etch するため、高 aspect ratio line の形成自由度が高まる
patternable metal を使うことで、barrierless integration の余地が生まれる
line 間を dielectric gap fill だけでなく partial / full air gap にもできる
metal CMP を省けるため、line height control と cost の工程負荷を下げられる

02 / 同じ層をつくる二つの断面

図2　Cu dual-damascene は barrier / liner / cap が導電断面を圧迫し via と line を同時に埋めるのに対し、Ru semi-damascene は Ru line を direct etch して line 間に air gap を入れ、via を FSAV で合わせます。

断面で比べると、入れ替わるのは金属の種類に加えて、導電断面を占める付帯層、line 間の絶縁構造、via の合わせ方の 3 つです。

imec の 2022 年 article は、gap fill の後に partial airgaps を local layers へ入れられると示しています。
そのため semi-damascene は R を下げる金属フロー であると同時に、C を下げる絶縁構造フロー でもあります。

2020-2025 で実証されたこと

年月	一次情報	実証内容	量産判断への意味
2020-10-09	imec IITC 2020	`30nm metal pitch` の 2-metal-level Ru semi-damascene + air gap で `>10 years lifetime` と good mechanical strength	air gap を含む semi-damascene が reliability 比較の対象まで進んだ
2022-06-23	imec VLSI 2022 article	`18nm metal pitch` の 2-metal-level module、FSAV、via resistance `40-60Ω`、via-to-line breakdown field `>9MV/cm`	overlay と via landing を電気的に実現する building block が出た
2022-06-30	imec IITC 2022	`AR=6` の Ru lines で conventional `AR=3` 比 `約40%` の resistance reduction、air gap と組み合わせた circuit-level benefit	footprint を増やさず line resistance を下げる方向が示された
2025-06-03	imec IITC 2025	`16nm pitch` で平均 `656 Ω/µm`、`18-22nm` で `90%+` full-wafer yield、SID-SADP + direct Ru etch	A7 以降の first local interconnect metal layer として、量産に近い歩留まりの比較に入った

時系列に沿って比較すると、実証対象は Cu dual-damascene の限界 から Ru semi-damascene の抵抗・容量・量産再現性 へ移っています。
抵抗、容量、量産再現性を同じ列で比較すると、BEOL全体、Low-k / Air Gap、Mo contact の各ページの対象階層の違いが明確になります。

量産で支配的になりやすい工程

工程	判定対象の温度時間条件・装置設定	主要な不良モード	主に悪化する指標
Ru direct etch	line width、sidewall profile、hard mask 酸化の抑制	line bridge、line break、roughness	line resistance、wafer yield
spacer / gap fill	cheap oxide / nitride 材料、gap fill 完全性	seam、mechanical weak point	capacitance、mechanical margin
FSAV	bottom / top alignment、selective nitride removal	via-line leakage、landing miss	via resistance、breakdown field
via fill と top metal	overfill 均一性、orthogonal top line 形成	open、short、topography 不良	via resistance、RC delay
air gap / reliability	humidity、TDDB、self-heating、mechanical stability	leakage 増加、寿命低下、局所発熱	lifetime、power、IR drop

imec の 2025 年発表は、low resistance の条件として SID-SADP、pattern inversion、optimized SiO2 gap fill、hard mask oxidation を抑えた improved Ru etch を挙げています。
また imec の 2022 年 article は、FSAV が overlay error up to 5nm を吸収する building block だと示しています。
BEOL新金属の計測・検査では、Ru direct etch、gap fill、FSAV、air gap / reliability の測定値を etch / CMP / alignment / reliability の採否条件 のどこへ返すかを systems 側から分類しています。
Ru local interconnect のボトルネックは、Ru を成膜できるか よりも etch、gap fill、via self-alignment、reliability を連結して実現できるか の側にあります。

Cu延命、Ru semi-damascene、air gap の役割分担

Applied Materials の 2024 年発表は、RuCo liner により Cu wiring の liner を 2nm まで薄くし、line resistance を最大 25% 下げて 2nm node and beyond まで Cu を延命する方向を示しました。
一方で TEL の IR Day 2025 資料は、logic interconnect booster の roadmap に Cu CIP or Ru subtractive、その先に Ru subtractive と AR>3, Airgap を並べています。
この 2 社の公開分類を合わせると、industry の選択肢は次の 2 本です。

Cu flow を保ちつつ liner / barrier を極薄化する
first local interconnect layer では Ru semi-damascene と air gap まで含めて module を切り替える

Ru semi-damascene は、まず tightest local layer の切り替え候補として位置づけられます。Cu の広い配線層は liner / barrier 延命策と併存します。

Mo contact、Low-k / Air Gap、BEOL全体との役割分担

Mo contact と selective deposition の量産条件は、MOL contact の抵抗をどう下げるかを主題にします。
このページは、その一段上の first local interconnect metal layer を対象にします。

Low-kとAir Gapの基礎と量産判定条件は、絶縁構造側から capacitance、self-heating、TDDB を分類するページです。
このページでは、Ru semi-damascene が air gap をどの integration flow で使うか まで含めて示しています。

BEOL配線材料の工程位置と測定は、local / intermediate / global wiringを、材料形態、形成工程、電気測定で比較します。
Ru が出てきても対象階層が異なります。
このページは local interconnect module、BEOLページは 配線階層全体 です。

次に突き合わせるページ

ここまでの分類は、プロセス担当が Ru direct etch と gap fill の装置設定を選ぶ前段、検査担当が via-line leakage と breakdown field を測定項目に加える場面、設計担当が local 配線の RC を見積もる場面で使います。次は、同じ層を絶縁構造側から比べる Low-k / Air Gap のページと、測定値の返し先を分類した BEOL新金属の計測・検査へ進み、AR をどこまで上げるか と air gap をどの範囲へ入れるか を軸に比較してください。