Buried Power Railの基礎と量産判定条件

最終更新日: 2026/07/01
出典方針: 公式資料・公開資料を優先
対象範囲: front-end / deep-dive

このページでは、Buried Power Rail (BPR) を backside metal そのものではなく、前工程の内部に電源 rail を埋め込み、正面側の配線資源を信号へ返すための構造として分類します。

2026-04-23時点。
imec の backside power delivery 解説と BSPDN の DTCO 判定を接続して分解すると、BPR の価値は 裏面から電力を入れられる ことだけではなく、標準セル高さ・IR drop・配線混雑・PPA を同時に動かせる landing target を作る ことにあります。

このページでは、BPR は何か、なぜ scaling booster と呼ばれるのか、nTSV と組み合わさると何が変化するのか、量産ではどこが詰まりやすいのか を一次情報ベースで分類します。

最初に分類する点

BPR は、imec が示すように、トランジスタの下側寄りに埋め込む FEOL 側のローカル電源 rail で、標準セル内の VDD/VSS を BEOL から前工程寄りへ移す構造です。
BPR 単体でも frontside 配線混雑を減らしやすく、imec と Arm の判定では frontside PDN + BPR が従来 frontside PDN 比で dynamic IR drop を約 1.7 倍改善し、BPR に nTSV を組み合わせた backside power delivery では約 7 倍改善したと分類されています。
BPR では 金属を埋めること より、標準セルの track を返しつつ、裏面 power path の landing 先を用意すること が設計上の中心になります。
難しいのは、BPR 自体よりも、FEOL に金属を入れる熱・汚染管理、極薄化した wafer の厚みばらつき、bonding distortion 後でも nTSV を BPR に着地させる alignment、デバイス性能悪化を出さないこと です。
公開ロードマップでは Intel 18A の PowerVia、TSMC A16 の Super Power Rail、Samsung SF2Z の BSPDN が同じ方向を示しており、GAA 以降の競争は transistor だけでなく power architecture の再設計へ移っていることを読み取れます。

1. BPR は何をどこへ移す構造なのか

imec の解説では、従来は標準セル内の power rail が BEOL 側の M_int や M1 近辺で routing 資源を食っていたのに対し、BPR ではその電源 rail を FEOL 側へ埋め込みます。
rail はトランジスタの真下そのものではなく、Si 基板と STI 近傍にかかる front-end の深い位置 に明記されるローカル配線として判定材料にすると判断を誤りにくくなります。

観点	従来の frontside power rail	BPR
置き場所	standard cell 内の BEOL / M0-M1 側	FEOL の深い位置
何が空くか	power と signal が同じ frontside routing を奪い合う	signal routing に返せる track が増える
直接の目的	frontside だけで power を配る	cell height と IR drop の両方を改善する
新しい宿題	配線混雑と IR drop が先に詰まりやすい	backside 接続、alignment、wafer thinning が重くなる

ここでは、BPR を backside power delivery の代わり と捉えないことが工程判断を左右します。
BPR は frontside power rail を FEOL に移す構造 であり、そこへ nTSV を landing させて backside から power を入れると、初めて本格的な BSPDN の形になります。

2. なぜ BPR は scaling booster と呼ばれるのか

imec が 2018 年に示した scaling booster の考え方では、同記事で、buried power rail は self-aligned gate contact などと並んで 標準セルの track height を縮めるための補助構造 と位置づけられています。
背景には、power rail を BEOL から退かせると、frontside で signal routing に使える余地が増えることがあります。

同じ imec 系列の資料を並べると、BPR の影響は少なくとも 2 段あります。

構成	何が改善するか	一次情報から読み取れる示唆
従来の frontside PDN	frontside のみで power と signal の配線領域を分け合う	混雑と IR drop が支配しやすい
frontside PDN + BPR	power rail を FEOL 側へ移す	imec / Arm の紹介では dynamic IR drop を従来比で約 1.7 倍改善
backside PDN + BPR + nTSV	frontside routing を signal 中心へ集約する	同じ紹介では dynamic IR drop を約 7 倍改善

imec の 2023 年 DTCO 記事は、同記事で、BSPDN + BPR が Arm の高性能 64-bit CPU ブロックにおいて、従来 frontside PDN 比 6% 高い周波数 と 16% 小さい面積 を同時に達成したと示しています。
この数字は BPR があると便利 という話ではなく、cell-level の埋め込み電源 rail が block-level PPA に影響することを示しています。

3. BPR と nTSV の役割分担

imec の process flow 解説を工程順に分解すると、BPR は単独部品ではなく frontside device と backside power metal の中継点です。

frontside で BPR を作る
STI の後で trench を切り、BPR を W や Ru のような高耐熱金属で埋めます。
その後に device を仕上げ、BPR と transistor 側を VBPR / M0A で接続します。
wafer bonding と thinning を行う
active wafer を carrier wafer に貼り、grinding、CMP、dry / wet etch で極薄化します。
backside から nTSV を掘る
imec の 2022 年実証では、約 320nm deep の nTSV を 200nm pitch で BPR に landing させています。
backside metal で power network を組む
ここでようやく backside power delivery network 全体が接続します。

この工程順で分解すると、BPR は 裏面配線の一部 というより、frontside と backside の座標合わせ、抵抗設計、標準セル配置を選定する基準点として分類可能です。だから Backside alignment / overlay metrology の判定項目が BPR と切り離せません。

CFET 側で bottom device を direct backside contact に切り替える場合も、front-to-back registration と backside wiring density の難しさは同じ系統です。double-row CFET の M0 power rail と backside contact がどこで異なるかは、CFETのM0 railとbackside contact に分類しています。

4. 量産ではどこが詰まりやすいのか

4.1 FEOL に金属を入れる熱・汚染管理

BPR は BEOL 後工程ではなく、device 完成前の FEOL 側で入るので、後続の高温工程に耐える必要があります。
imec は backside power delivery 解説で、BPR 材料に W や Ru のような refractory metal を使い、さらに rail を encapsulate して front-end 汚染を避ける考え方を示しています。

4.2 wafer thinning と厚みばらつき

同じ imec の解説では、nTSV 抵抗を下げるために backside Si を数百 nm レベルまで薄くする必要があり、最終的な total thickness variation を 40nm 未満へ抑える話が出てきます。
ここでは 薄くできるか より 均一に薄くできるか が主要判定条件です。

4.3 BPR landing の alignment

wafer bonding は active wafer を歪ませるので、nTSV lithography では 真っすぐ掘れるか より 歪んだ座標系で BPR へ当て続けられるか が主要判定条件になります。
imec の説明では、BPR への nTSV landing に必要な overlay 要件は 10nm 未満 とされ、conventional lithography alignment だけでは足りないと明記されています。

4.4 device への悪影響を出さないこと

imec の 2022 年 press release は、BPR と backside processing を入れても FinFET 性能が劣化しなかったと述べています。
逆に言えば、量産では cell utilization が上がる という宣伝文句だけでなく、device 特性を崩さずに成り立つ integration flow を持っているか を見ないと危険です。

5. 公開ロードマップから何を読み取れるか

ここからは公開情報をもとにした分類です。
各社が imec 型の BPR + nTSV をそのまま量産実装すると断定できるわけではありませんが、frontside routing を signal へ返し、IR drop と cell utilization を改善したい という目的はかなり共通しています。

会社	公開情報	読み筋
Intel	Intel 18A 公式ページは PowerVia を `backside coarse-pitch metals + bumps + nano-TSVs in every standard cell` と説明し、cell utilization 5-10% 改善、ISO-power performance 最大 4% 改善を示す	`frontside routing 資源の解放` と `IR drop 改善` を製品価値として前面に出している
TSMC	2024 North America Technology Symposium の発表は A16 を `nanosheet + Super Power Rail` とし、front-side routing resource を signal に振ることで性能と密度を上げると示す	価値の置き方は BPR 系と近いが、公開資料だけでは buried rail の具体形状までは断定できない
Samsung	Samsung Foundry Forum 2024 は SF2Z に BSPDN を組み込み、power / signal bottleneck と IR drop を改善すると示す	backside power は 2nm 世代の optional trick ではなく主要差別化領域だと読める

公開資料を分解すると、BPR は backside power を実現する有力 building block ですが、foundry の資料は 製品価値 を先に語るため、imec の BPR 実証をそのまま各社共通実装とみなすのではなく、どの power architecture を目指しているか から逆算して分解する方が安全です。

6. 実務での分類軸

BPR を追うときは、次の 4 点を切り分けると外しにくくなります。

rail をどこへ移したのか
frontside BEOL の power rail を FEOL 側へ埋め込んだのか、それとも backside metal の話なのかを分ける。
何の track を返したのか
standard cell の routing 自由度が増えるのか、power strap の抵抗低下にとどまるのかを分ける。
どこへ landing するのか
nTSV が BPR に着地するのか、別の middle-of-line 接続なのかで alignment 難度が変化する。
判定が cell level か block level か
resistance 改善の話なのか、PPA と IR drop を含む block-level 効果なのかを分ける。

この分類では、BPR は backside power delivery の部品 であると同時に、GAA 世代の標準セル設計を押し広げる構造改革として分類可能です。