Buried Power Railの基礎と量産判定条件

GAA 世代の標準セルでは、VDD/VSS の電源 rail と信号配線が同じ frontside の M0-M1 付近を分け合い、cell height を縮めるほど配線混雑と IR drop（電源配線での電圧降下）が先に詰まります。出口とされる backside power delivery でも、裏面の金属からトランジスタまで電力を運ぶには前工程の内部に着地先の金属が要ります。その着地先を標準セルの電源 rail そのものにするのが BPR で、ここを backside metal と混同すると、track 数も量産で詰まる工程も読み違えます。

Buried Power Rail（BPR、埋め込み電源レール）とは、標準セル内の VDD/VSS rail を BEOL の M0-M1 から FEOL 側の深い位置へ埋め込み、frontside の配線 track を信号へ返しつつ、裏面から掘る nTSV の着地先を用意する構造です。imec の backside power delivery 解説と BSPDN（裏面電源網）の DTCO 研究（2026-04-23 時点）を読み合わせると、BPR の価値は 裏面から電力を入れられる ことに加えて、標準セル高さ・IR drop・配線混雑・PPA を同時に動かせる landing target を作る ことにあります。

この記事では、BPR は何か、なぜ scaling booster と呼ばれるのか、nTSV と組み合わさると何が変化するのか、量産ではどこが詰まりやすいのか を一次情報ベースで追い、BPR と backside metal の役割、cell level の効果と block level の効果を区別できるようにします。

最初に分類する点

BPR は、imec が示すように、トランジスタの下側、STI 近傍の深い位置に埋め込む FEOL 側のローカル電源 rail で、標準セル内の VDD/VSS を BEOL から FEOL 側へ移す構造です。
BPR 単体でも frontside 配線混雑を減らしやすく、imec と Arm の比較結果では frontside PDN + BPR が従来 frontside PDN 比で dynamic IR drop を約 1.7 倍改善し、BPR に nTSV を組み合わせた backside power delivery では約 7 倍改善したと報告されています。
BPR では 金属を埋めること より、標準セルの track を返しつつ、裏面 power path の landing 先を用意すること が設計上の中心になります。
難しいのは、BPR 自体よりも、FEOL に金属を入れる熱・汚染管理、極薄化した wafer の厚みばらつき、bonding distortion 後でも nTSV を BPR に着地させる alignment、デバイス性能を維持したまま integration flow を通すこと です。
公開ロードマップでは Intel 18A の PowerVia、TSMC A16 の Super Power Rail、Samsung SF2Z の BSPDN が同じ方向を示しており、GAA 以降の競争は transistor だけでなく power architecture の再設計へ移っていることを読み取れます。

1. BPR は何をどこへ移す構造なのか

imec の解説では、従来は標準セル内の power rail が BEOL 側の M_int や M1 近辺で routing 資源を食っていたのに対し、BPR ではその電源 rail を FEOL 側へ埋め込みます。
rail が入る場所は、トランジスタの真下そのものより STI（shallow trench isolation、素子間を分ける絶縁溝）側にあたる Si 基板と STI 近傍にかかる front-end の深い位置 で、ここに埋め込まれたローカル配線として断面を追うと、backside metal との混同を防げます。

01 / 電源 rail をどこへ移すのか

図1　BPR は標準セルの VDD/VSS rail を BEOL の M0-M1 から STI 近傍の FEOL 深部へ移し、空いた frontside の track を signal 配線に返す。埋め込んだ rail は VBPR / M0A で transistor へ導通し、裏面から掘る nTSV の着地先にもなる。

図1 の左右を比べると、BPR が動かすのは VDD/VSS rail の置き場所で、transistor の構成は左右で共通です（図中の track 本数は模式です）。rail が BEOL の M0-M1 から STI 近傍の FEOL 深部へ移ることで、frontside では signal に返せる track（標準セル内で配線を通せる行）が増え、埋めた rail から transistor 側へは VBPR（BPR へ向かうビア）と M0A で導通を取り、裏面側には nTSV（nano-TSV、裏面から掘る微細な貫通ビア）を着地させる金属が用意されます。置き場所・空く資源・目的・新しい宿題の 4 点で表にすると次のようになります。

観点	従来の frontside power rail	BPR
置き場所	standard cell 内の BEOL / M0-M1 側	FEOL の深い位置
何が空くか	power と signal が同じ frontside routing を奪い合う	signal routing に返せる track が増える
直接の目的	frontside だけで power を配る	cell height と IR drop の両方を改善する
新しい宿題	配線混雑と IR drop が先に詰まりやすい	backside への nTSV landing、alignment、wafer thinning の要求精度が厳しくなる

よくある誤解として、BPR は backside power delivery の代わり と受け取られやすいが、実際には BPR は frontside power rail を FEOL に移す構造 であり、そこへ nTSV を landing させて backside から power を入れると、初めて本格的な BSPDN の形になります。この区別が工程判断を左右します。

2. なぜ BPR は scaling booster と呼ばれるのか

imec が 2018 年に示した scaling booster の考え方では、同記事で、buried power rail は self-aligned gate contact などと並んで 標準セルの track height を縮めるための補助構造 と位置づけられています。
背景には、power rail を BEOL から退かせると、frontside で signal routing に使える余地が増えることがあります。

同じ imec 系列の資料を比べると、BPR の影響は少なくとも 2 段あります。

構成	何が改善するか	一次情報から読み取れる示唆
従来の frontside PDN	frontside のみで power と signal の配線領域を分け合う	混雑と IR drop が支配しやすい
frontside PDN + BPR	power rail を FEOL 側へ移す	imec / Arm の紹介では dynamic IR drop を従来比で約 1.7 倍改善
backside PDN + BPR + nTSV	frontside routing を signal 中心へ集約する	同じ紹介では dynamic IR drop を約 7 倍改善

imec の 2023 年 DTCO 記事は、同記事で、BSPDN + BPR が Arm の高性能 64-bit CPU ブロックにおいて、従来 frontside PDN 比 6% 高い周波数 と 16% 小さい面積 を同時に達成したと示しています。
この数字は、cell-level の埋め込み電源 rail が block-level PPA（性能・消費電力・面積）に影響することを示しており、BPR があると便利 という程度の話を超えています。

3. BPR と nTSV の役割分担

imec の process flow 解説を工程順に追うと、BPR は frontside device と backside power metal の間に入る中継点で、単独の部品というより両者の座標を合わせる基準になります。

frontside で BPR を作る
STI の後で trench を切り、BPR を W や Ru のような高耐熱金属で埋めます。
その後に device を仕上げ、BPR と transistor 側の導通を VBPR / M0A で取ります。
wafer bonding と thinning を行う
active wafer を carrier wafer に貼り、grinding、CMP、dry / wet etch で極薄化します。
backside から nTSV を掘る
imec の 2022 年実証では、約 320nm deep の nTSV を 200nm pitch で BPR に landing させています。
backside metal で power network を組む
ここでようやく、backside metal から nTSV、BPR、VBPR / M0A を経て transistor まで、backside power delivery network 全体の電力経路が通ります。

この工程順で追うと、BPR は 裏面配線の一部 というより、frontside と backside の座標合わせ、抵抗設計、標準セル配置を選定する基準点になります。だから Backside alignment / overlay metrology の判定項目が BPR の量産判定条件に含まれます。

CFET 側で bottom device を direct backside contact に切り替える場合も、front-to-back registration と backside wiring density の難しさは同じ系統です。double-row CFET の M0 power rail と backside contact がどこで異なるかは、CFETのM0 railとbackside contact にまとめています。

4. 量産ではどこが詰まりやすいのか

量産で詰まる場所は、3 章の 4 段の工程順に沿って追うと切り分けやすくなります。図2 では、その 4 段の下に 4.1〜4.3 の管理項目を段ごとに添え、4.4 の device 特性の維持を全段にかかる横断バーとして描いています。

02 / 量産の負荷はどの段に集まるか

図2　量産の負荷は、第 1 段の熱・汚染管理、第 2 段の厚みばらつき、第 3 段の alignment に分散し、device 特性の維持は 4 段全体にかかる採否条件になる。dynamic IR drop の約 7 倍改善は、第 4 段で backside metal から transistor までの経路が通ってはじめて出る効果である。

図2 のとおり、量産の負荷は第 1 段の熱・汚染管理、第 2 段の厚みばらつき、第 3 段の alignment の三つに分散し、device 特性の維持は全段を通した採否条件になります。以下では段ごとに何が詰まりやすいかを追います。

4.1 FEOL に金属を入れる熱・汚染管理

BPR は device 完成前の FEOL 側で入るので、BEOL 後工程の金属より高い温度の後続工程に耐える必要があります。
imec は backside power delivery 解説で、BPR 材料に W や Ru のような refractory metal を使い、さらに rail を encapsulate して front-end 汚染を避ける考え方を示しています。

4.2 wafer thinning と厚みばらつき

同じ imec の解説では、nTSV 抵抗を下げるために backside Si を数百 nm レベルまで薄くする必要があり、最終的な total thickness variation（TTV、厚みばらつき）を 40nm 未満へ抑える話が出てきます。
ここでは 薄くできるか より 均一に薄くできるか が主要判定条件です。

4.3 BPR landing の alignment

wafer bonding は active wafer を歪ませるので、nTSV lithography では 真っすぐ掘れるか より 歪んだ座標系で BPR へ当て続けられるか が主要判定条件になります。
imec の技術解説では、BPR への nTSV landing に必要な overlay 要件は 10nm 未満 とされ、conventional lithography alignment を超える alignment 手法が必要だと示されています。

4.4 device への悪影響を出さないこと

imec の 2022 年 press release は、BPR と backside processing を入れても FinFET 性能が劣化しなかったと述べています。
逆に言えば、量産では cell utilization が上がる という宣伝文句に加えて、device 特性を崩さずに成り立つ integration flow を持っているか を採否条件に含める必要があります。

5. 公開ロードマップから何を読み取れるか

ここからは公開情報をもとにした読み取りです。
各社の公開資料が示すのは frontside routing を signal へ返し、IR drop と cell utilization を改善したい という共通の目的までで、imec 型の BPR + nTSV をそのまま量産実装しているかは公開資料の範囲外です。

会社	公開情報	読み筋
Intel	Intel 18A 公式ページは PowerVia を `backside coarse-pitch metals + bumps + nano-TSVs in every standard cell` と記し、cell utilization 5-10% 改善、ISO-power performance 最大 4% 改善を示す	`frontside routing 資源の解放` と `IR drop 改善` を製品価値の先頭に書いている
TSMC	2024 North America Technology Symposium の発表は A16 を `nanosheet + Super Power Rail` とし、front-side routing resource を signal に振ることで性能と密度を上げると示す	価値の置き方は BPR 系と近いが、buried rail の具体形状は公開資料の範囲外
Samsung	Samsung Foundry Forum 2024 は SF2Z に BSPDN を組み込み、power / signal bottleneck と IR drop を改善すると示す	backside power を 2nm 世代の主要差別化領域として掲げていると読める

公開資料を読み比べると、BPR は backside power を実現する有力 building block ですが、foundry の資料は 製品価値 を先に語るため、どの power architecture を目指しているか から逆算して読み解き、imec の BPR 実証は各社共通実装の候補の一つとして比べる方が安全です。

6. 実務での分類軸

BPR を追うときは、次の 4 点を切り分けると外しにくくなります。

rail をどこへ移したのか
frontside BEOL の power rail を FEOL 側へ埋め込んだのか、それとも backside metal の話なのかを分ける。
何の track を返したのか
standard cell の routing 自由度が増えるのか、power strap の抵抗低下にとどまるのかを分ける。
どこへ landing するのか
nTSV が BPR に着地するのか、別の middle-of-line コンタクトへの着地なのかで alignment 難度が変化する。
比較対象が cell level か block level か
resistance 改善の話なのか、PPA と IR drop を含む block-level 効果なのかを分ける。

この分類では、BPR は backside power delivery の部品 であると同時に、GAA 世代の標準セル設計を押し広げる構造改革でもあります。

実務でこの内容が使われるのは、設計担当が標準セルの track 割り付けと IR drop 予算で BPR の有無を比較する場面、プロセス担当が FEOL に W / Ru を入れる熱・汚染管理と thinning の TTV を管理項目に含める場面、検査担当が bonding 後の overlay を 10nm 未満で測る手段を検査・計測・オーバーレイ装置の役割分担から選ぶ場面です。次に比べる軸は、nTSV を BPR へ当て続ける Backside alignment / overlay metrology の判定項目と、裏面配線側の全体像をまとめた Backside Power Delivery とは何かの 2 つです。