Mo contact と selective deposition の量産条件

7nm 世代の contact via は約 20nm まで縮み、liner/barrier と nucleation layer が via 体積の約 75% を占めます。導電金属として残る W は約 25% で、接点が細くなる一方、抵抗を持つ界面の数は増えます。材料名を W から Mo へ替える前に、この積層のどこを外せるかが接触抵抗を左右します。

Mo contact とは、liner/barrier を減らした接点構造、表面前工程、bottom-up fill、CMP、計測 を同時に量産条件へ収めたときに接触抵抗を下げられる contact module です。このページでは、従来 W、selective W、selective Mo を接点構造、抵抗低減の主因、工程上限で比べます。読み終えたあとに、どの差が材料由来で、どの差が selective deposition の量産条件由来かを分けられます。

2026-04-23時点。
Applied Materials の 2020 年発表では、transistor contact の liner/barrier と nucleation layer を省く selective W が contact resistance bottleneck の解として示されました。
Applied Materials の 2026 年発表と Applied の Spectral 製品ページでは、その selective W benchmark からさらに最大 15% 低い critical contact resistance を selective Mo で達成すると示しています。
さらに Lam Research の 2025 年発表と Lam の metallization ページは、Mo metallization を logic、DRAM、3D NAND の共通テーマとして位置づけています。
Mo contact の判定条件は、材料名 だけでなく selective deposition を量産条件へ落とし込めるか にあります。

W系とMo contactの比較

方式	接点構造	抵抗低減の主因	工程上限
従来 W	liner/barrier、nucleation layer、W fill を順に積む	導電断面が小さく、抵抗を持つ界面が多い	liner/barrier 厚み、fill 完全性
selective W	liner/barrier と nucleation layer を外し、W を選択成膜する	W 体積を増やし、界面数を減らす	pre-clean、selectivity、void / seam
selective Mo	selective W に近い接点構造へ Mo を入れる	tight geometry で W より resistivity の上昇幅が小さい	界面整合、grain growth、CMP

抵抗低減の主因は、余計な層を減らして導電断面を確保すること と 微細寸法でも電子輸送を維持できる材料へ切り替えること の両方にまたがります。

Mo contact が入る位置

このページの対象は、トランジスタの source/drain と最初の配線層の間にある middle-of-line (MOL) contact です。
GAA量産で inner spacer と contact resistance が上限になる理由が比較する inner spacer -> cavity -> epitaxy -> contact landing の最後の接点であり、BEOL配線材料の工程位置と測定が比較する多層配線より一段トランジスタ側に近い位置です。

imec の 2019 年解説は、contact area が縮むほど source/drain contact resistance が支配的な寄生成分になりやすく、将来ノードでは 2x10^-9 Ωcm² を下回る ultralow contact resistivity が必要だと示しています。
そのため GAA では、チャネル制御だけでなく 最初の金属接点でどれだけ電流を出し入れできるか が回路性能へ直接跳ね返ります。

従来 W contact で導電断面が減る理由

Applied Materials の 2020 年発表は、7nm 世代では contact via が約 20nm まで縮み、liner/barrier と nucleation layer が via 体積の約 75% を占有し、W fill は残り約 25% に限られると示しています。
これでは 導電金属が細くなる だけでなく、抵抗を持つ界面が増える ため、contact resistance が急増します。

従来 W contact の上限は次の 2 点です。

liner/barrier が厚いほど、同じ contact hole でも導電断面が減る
liner、nucleation、bulk W の界面が増えるほど、接触抵抗の寄与点が増える

このため、微細寸法で contact resistance を押し上げているのは、狭い hole の中で W を使うために必要だった積層構造 です。

01 / 20nm contact via の断面配分

図1　約 20nm の contact via では、liner/barrier と nucleation layer が体積の約 75% を占め、W fill は約 25% に限られます。この 2 層を外して bottom-up で埋めると、同じ hole 径でも導電断面が広がり、抵抗を持つ界面の数が減ります。

図1 の右側が、その積層を外した接点です。同じ hole 径のまま導電金属の断面を増やす方法が selective deposition で、材料を Mo へ替える判断はその次に来ます。ここから先は、この成膜を量産条件へ収める条件を工程順に比べます。

selective deposition で変化する構造

Applied の Endura Volta Selective W ページでは、特殊な表面前工程で underlying metal と dielectric を整え、liner/barrier と nucleation layer を使わずに bottom-up, metal-on-metal deposition を実現すると示しています。
この方式では、contact 全体を導電金属に近い状態で埋められるため、導電体積が増え、void と seam も減らせます。

selective deposition は、接点の積層構造そのものを作り替える工程です。
selective W でも selective Mo でも、先に実現するべき条件は共通しています。

前工程で酸化膜残渣と再汚染を抑える
金属が必要な面だけで nucleation を開始させる
fill の途中で生じる seam、void、delamination を抑える
後段の CMP と洗浄・表面前工程・再汚染管理まで含めて topography を許容範囲へ収める

selective deposition の比較軸は、成膜できたか の先にある 低抵抗の接点として次工程へ渡せるか です。

Mo でさらに下がる条件

Applied の 2026 年解説は、微細寸法では sidewall scattering が増えて W の抵抗上昇が大きい一方、Mo はその影響が小さく、tight geometry でも resistivity の上昇幅を抑えやすいと示しています。
さらに Spectral の製品ページは、atomic-level control による bottom-up monocrystalline molybdenum が追加の 15% contact resistance 低減を支えるとしています。

Mo の利点は、成膜条件が整って初めて出ます。
Applied の 2026 年 1 月解説では、Mo 量産には ultra-clean interface、underlying lattice との原子レベル整合、異なる pattern density と surface condition をまたいだ grain propagation が必要だと分類しています。

Mo contact は、材料を W から Mo へ替えるだけで 15% の低減が付いてくると受け取られやすい箇所です。低減の比較対象は selective W benchmark であり、liner/barrier と nucleation layer を外した接点構造が先にできている前提の数字です。selective W と selective Mo を材料名で混同したまま比べると、この前提の差が抜け落ちます。

工程別の判定項目

工程	判定対象の温度時間条件・装置設定	主要な不良モード	主に悪化する指標
surface pre-clean	酸化膜残渣、再汚染、表面終端	非選択 nucleation、界面抵抗増加	contact resistance、ばらつき
selective nucleation	金属面と絶縁面の反応差、初期成長均一性	bridge、欠膜、局所的な抵抗上昇	leakage、contact resistance
bulk fill / grain growth	bottom-up fill、結晶連続性、feature 内の温度均一性	seam、void、grain 途切れ	series resistance、局所発熱
CMP / planarization	overfill 量、dishing、protrusion	open、short、topography 不良	contact resistance、歩留まり
metrology	wafer 全面の hotspot 分布、局所 topography、欠陥頻度	異常分布の取り逃し	量産ばらつき、ramp 遅延

02 / 工程順と計測の返り先

図2　surface pre-clean から CMP までは工程順に進み、metrology は 4 工程の測定結果をまとめて受けます。返し先は pre-clean、selective nucleation、CMP の 3 工程で、どこへ返すかまで含めて Mo contact の量産条件が揃います。

図2 で metrology だけが工程順の外にあるのは、pre-clean から CMP までの結果をまとめて受け、条件を返す先を選ぶ役割だからです。この学習サイクルが短いほど、量産条件へ届くまでの試行回数が少なくなります。

Applied の co-optimized process / metrology 解説は、end-of-line test と少数サンプルの failure analysis の先に、wafer 全面から大量の on-device data を短時間で取り、成膜条件と前工程の温度時間条件・装置設定へ返せる metrology を要求条件として挙げています。
検査・計測・オーバーレイ装置の役割分担では、hotspot 分布、topography、欠陥種別 を pre-clean / selective nucleation / CMP のどこへ返すかを systems 側の overview として分類しています。
Mo contact は成膜装置単体の比較だけで終わらず、CMP と計測を含めた学習サイクルの短さ でも差が出ます。

Applied と Lam の公開分類

Applied Materials の 2026 年 2 月発表は、2nm 以降の logic 向けに selective monocrystalline Mo と selective W benchmark 比で最大 15% の contact resistance 低減 を発表本文で示しています。
一方で Lam Research の 2025 年 2 月発表は、ALTUS Halo を world's first HVM 向け Mo ALD と位置づけ、void-free molybdenum metallization と advanced gate-all-around logic / DRAM / 3D NAND への展開を打ち出しています。
さらに Lam の metallization ページは、Mo 実装の前提として high-temperature capability、advanced reactor and process sequence design、precise wafer temperature control、solid precursor handling を挙げています。

この 2 社の公開資料から切り分けられるのは次の点です。

Applied は logic contact resistance と CMP / metrology を含む学習サイクル を強く出している
Lam は HVM に乗る ALD metallization platform と memory を含む横展開 を強く出している
どちらも Mo 量産は成膜条件と装置設計、周辺工程を同時に揃える課題である という点で一致している

GAA、BEOL、backside との役割分担

GAA量産で inner spacer と contact resistance が上限になる理由は、contact landing に至るまでの access region を工程順で切り分けるページです。
このページは、その最後の 金属接点 を従来 W、selective W、selective Mo の差まで掘り下げています。

BEOL配線材料の工程位置と測定は、contact の上に積まれる local / intermediate / global wiring を、target、precursor、barrier / liner、fill、測定sampleで比較します。
こちらのページを別ページに分けている理由は、MOL contact と BEOL line では 抵抗を下げる方法 も 成膜・CMP・エッチの組み合わせ も異なるからです。

その中でも first local interconnect metal layer を Ru semi-damascene で置き換える候補は、Ru配線の量産条件で切り分けています。
この並びでは、MOL contact と first local interconnect を別モジュールとして分けて読み取れます。 CFETのMOL接続とMRW では、その間に入る stacked MOL、shared MRW、direct backside contact を CFET 向けの MOL モジュールとして分けて分類しています。

Backside Power Delivery とは何かは IR drop と routing congestion を下げる電源配線側のテーマです。
ただし transistor 直近の contact resistance が高いままなら、front-side signal routing や backside power を再設計しても access resistance が性能を制限します。

次に突き合わせるページ

この比較は、成膜装置の選定だけでなく、プロセス担当が pre-clean と selective nucleation の条件を組むとき、検査担当が hotspot 分布と topography の返し先を分けるときに使えます。次に比べる軸は、MOL contact の上に積む BEOL 配線で、同じ低抵抗化が target、precursor、barrier / liner、fill のどれで実現されるかです。