酸化・成膜・薄膜形成

半導体製造では、必要な機能を持つ薄い膜を何層も積み重ねていきます。
膜は、絶縁、保護、ゲート形成、配線、バリア層など、多様な役割を持ちます。

代表的な方法

熱酸化

シリコン表面を酸化して、SiO2 膜をつくる方法です。
界面品質が良く、基本中の基本として登場します。

CVD

気相の原料を反応させて膜を形成します。
複雑な形状にも比較的均一に膜をつけやすいのが特徴です。

PVD

スパッタなどで材料を物理的に飛ばし、表面に堆積させます。
金属膜やバリア膜でよく使われます。

エピタキシー

エピタキシーは、下地の結晶性を保ったまま Si や SiGe などの結晶膜を成長させる方法です。
先端ロジックでは、チャネルだけでなく source/drain にも selective epitaxy を使い、電流経路、歪み、接触面積 を同時に設計します。
この判定条件は一般的な CVD の説明だけでは不足しやすいので、ソース/ドレインエピタキシーと歪み工学 に切り分けてあります。

配線金属との関係

成膜は、トランジスタや絶縁膜だけでなく、BEOL配線の開発方針にも直結します。
Cuを延命するためのbarrier/liner、WからMoへのcontact metal置換、Ru local interconnectなどは、材料選択と成膜装置の組み合わせで決まります。
さらに、配線間容量を下げる low-k / air gap では、どの絶縁膜を残し、どこへ空洞を作るか も成膜条件と gapfill の設計に依存します。
配線側の分類は BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけ にまとめています。 容量側の分類は Low-kとAir Gapの基礎と量産判定条件 に分けてあります。

なぜ成膜が大事か

• 次工程の露光やエッチングの土台になる
• 絶縁性能やリーク電流に直結する
• 配線抵抗や信頼性に影響する

方法ごとの見方

方法	得意なこと	注意すること
熱酸化	Siとの界面品質、ゲート絶縁膜の基本判定材料	Siを消費するため膜厚と寸法への影響を判定する
CVD	絶縁膜、窒化膜、gapfill、広い用途	原料反応、副生成物、段差被覆性、膜応力を判定する
ALD	原子層レベルの膜厚制御、複雑形状への被覆	成膜速度、前駆体、温度窓、量産スループットを判定する
PVD	金属膜、バリア、シード層	側壁被覆、段差、ターゲット材料、パーティクルを判定する
エピタキシー	結晶性を保った成長、歪み工学	選択成長、欠陥、界面、前工程が影響する

成膜は「膜を付ける工程」だけではなく、次に削る、埋める、研磨する、接続するための条件作りでもあります。 膜質が安定しないと、後段のリソグラフィ、エッチング、CMP、電気特性のすべてに影響します。

膜を比較するときは、材料名だけでなく、膜厚、密度、応力、段差被覆性、界面、パーティクル、後工程との相性を判定材料にします。 同じSiO2やSiNでも、成膜方法や温度、前工程が違えば、エッチング耐性や信頼性が変化します。

現場で頻出の判定項目

• 膜厚の均一性
• 段差被覆性
• 密着性
• 応力
• パーティクル発生
• exposed Si と誘電体の selectivity
• preclean 後の再酸化と queue time

露光との関係

膜をつくっただけでは回路になりません。
次に必要なのは、どこを残してどこを削るかを選定する パターン形成 です。
その中心が 露光とリソグラフィ です。