BSPD（Backside Power Delivery）とは何か

最終更新日: 2026/07/01
出典方針: 公式資料・公開資料を優先
対象範囲: front-end / deep-dive

Backside Power Delivery は、ウェーハ裏面に電源配線を移すだけの構造名ではありません。微細化が進んだロジックで、信号配線と電源配線が同じ正面側の配線資源を消費する構造を分離し、IR drop、標準セル利用率、frontside routing の上限を同時に切り分ける電源・配線アーキテクチャです。

2026-04-28時点。
このページでは、なぜ必要か、どの構成要素で分類するか、GAA・BEOL・DTCO・overlay metrology とどう関係するか の順で示します。

実装の中身を分けて分類するなら、front-end 側に power rail を埋め込む Buried Power Railの基礎と量産判定条件と、裏面からその landing を実現する Backside alignment / overlay metrology の判定項目を合わせて突き合わせると、BSPD の難しさが具体化します。

最初に分類する点

Backside Power Delivery が必要になる主因は、前面側だけでは信号配線と電源配線の両方を低抵抗・高密度に配置しにくくなってきたことです。
電源経路を裏面側へ移すと、frontside routing を signal 中心へ再配分でき、IR drop、標準セル利用率、配線混雑を同時に下げる余地が生まれます。
量産で難しいのは、裏面に金属を作る工程より、前面のトランジスタ、MOL/BEOL、埋め込み rail、裏面 contact を nm 級の budget で重ね続けることです。
Intel は PowerVia を 18A の中核差別化要素として打ち出し、TSMC は A16 で Super Power Rail を nanosheet と組み合わせると説明し、Samsung は SF2Z で BSPDN を組み込むと公式に述べています。
公開資料を並べると、GAA 以降のロジック競争はトランジスタ単体ではなく、電源供給と配線全体をどう再設計するかへ移っていることを読み取れます。

1. なぜ Backside Power Delivery が必要になるのか

主因は、前面側の混雑です。ロジックの微細化が進むほど、標準セルの中では

トランジスタをどう配置するか
信号をどう配線するか
電源をどう安定して配るか

が同じ限られた面積の中で競合します。

imec は、backside を使う最初の用途として power delivery が自然だと示しています。理由は、電源配線では低抵抗・安定供給がまず要求され、前面側から切り離すメリットが大きいからです。裏面側に power rail や関連構造を持たせると、前面側の配線資源を signal routing へ配分可能です。
imec: Backside power delivery

ここで対象にする BSPD の主目的は、前面側での配線競合を減らし、システムとして PPA を上げることです。
BSPD は GAA を実現する電源・配線モジュールに位置づけます。

2. BSPD を構成要素に分ける

BSPD は backside metal という単一部品ではなく、前面側で作った device / rail と裏面側の power path を重ねる複合モジュールです。公開情報を分解するときは、次の粒度に分けると、foundry 名や製品名だけの比較になりにくくなります。

構成要素	配置される場所	何を変えるか	量産で管理する項目
backside power metal	wafer backside	電源配線を太く低抵抗にし、frontside BEOL の routing 資源を signal へ配分する	backside patterning、低抵抗配線、thermal spreading
nTSV / backside via	薄化後の Si を貫く接続	裏面 power metal と frontside 側の rail / contact を接続する	via resistance、depth、landing precision
Buried Power Rail (BPR)	FEOL の深い位置	standard cell 内の VDD/VSS rail を frontside BEOL から退かせる	FEOL 金属汚染、熱履歴、BPR pitch、VBPR / M0A 接続
direct backside contact	source/drain 近傍または MOL 接続	BPR を介さず、bottom device や nanosheet 側へ短い電源経路を作る	front-to-back overlay、contact resistance、device damage
overlay / eBeam metrology	lithography / process-control loop	backside contact と frontside device feature の相対位置を測る	wafer distortion、hidden reference layer、measurement density

imec の DTCO study は、BPR、TSVM、direct backside connectivity のように standard cell level の接続方式を分けて判定し、方式が小型化するほど integration complexity も増すと分類しています。
Applied Materials は 2025年7月の eBeam metrology 解説で、backside via が frontside transistor-level feature へ着地するため、従来の大きな proxy target による optical overlay だけでは device-level のずれを十分に代表しにくいと述べています。

3. どこが難しいのか

Backside Power Delivery の量産上の難所は、裏面加工そのものよりも、前面で既に出来上がっているデバイスに対して裏面側構造の位置合わせと電気抵抗をどこまで正確にそろえるかにあります。

主な難所は次の通りです。

3.1 Wafer thinning と機械的扱い

公開資料で読み取れる BSPD の工程説明に限定すると、裏面から配線や接続を作る前段で wafer thinning が必要になり、warpage、機械強度、熱履歴、搬送安定性の問題が強く出ます。
これは単なる後工程の課題ではなく、その後の alignment と landing 精度に直結します。

3.2 Front-to-back registration

最終的には、前面側の標準セルや埋め込み電源構造に対して、裏面から作る via や contact を着地させなければなりません。
ここで求められるのは「おおむね合う」ことではなく、量産ばらつき込みでズレ budget を管理することです。

3.3 Device / interconnect / process の同時最適化

BSPD を入れると、トランジスタ、MOL/BEOL、電源ネットワーク、設計ルール、セル構造がまとめて動きます。
このテーマは process innovation であると同時に DTCO の課題でもあります。

imec も backside power delivery option の判定を DTCO study として分類しており、どの backside option が有利かは、ノード・セル・配線・IR drop・複雑度を同時に並べないと判定が定まりません。
imec: DTCO study of backside power delivery options

4. 公開一次情報ではどう位置付けられているか

仕組みの基礎は imec の説明を起点にします。ここでは、Intel の公開情報を主軸に置き、TSMC と Samsung は公開ロードマップとの差分突き合わせに使います。

4.1 Intel: PowerVia を GAA とセットで打ち出す

Intel は 18A について、RibbonFET と PowerVia を並べて示しています。公式 18A ページでは、PowerVia は backside に coarse pitch metals と bump を移し、各 standard cell に nano-TSV を埋め込むことで efficient power distribution を実現するとしています。
Intel Foundry 18A

また Intel Newsroom の PowerVia 記事では、backside power が decades of interconnect bottlenecks を解くと説明しており、単なる派生技術ではなく配線構造の転換点として位置付けています。
Intel Newsroom: PowerVia Test Shows Industry-Leading Performance

Intel は、GAA トランジスタだけでなく、電源供給の面でも 18A を世代転換点として示す構成で公開しています。

4.2 TSMC: A16 で nanosheet と Super Power Rail を組み合わせる

TSMC は 2024年の North America Technology Symposium で、A16 が nanosheet transistor と Super Power Rail を組み合わせると発表しました。
TSMC Press Release 3136

TSMC も、GAA の次を「トランジスタの改良だけ」で語らず、nanosheet を使うなら、それに見合う power delivery architecture まで持ち込む構成で示しています。

4.3 Samsung: SF2Z で BSPDN を組み込む

Samsung は SFF 2024 の公式発信で、SF2Z に backside power delivery network を組み込むと示しています。電源 rail を wafer backside に置き、power と signal line の bottleneck を解消すると述べています。
Samsung Foundry Forum 2024

Samsung も Intel / TSMC と同様に、2nm 世代以降では backside power を量産オプションではなく主要差別化領域の一部に位置づける形で分類しています。

5. GAA / BEOL / DTCO とどう関係するか

5.1 GAA との関係

GAA は electrostatics を改善して微細化を継続可能にする一方、標準セルや配線側では別の上限が強くなります。
GAA で得たトランジスタ側の利益は、配線側の抵抗・混雑・IR drop まで含めて保持する必要があります。

この文脈では、BSPD は GAA の補助技術ではなく、GAA を世代技術として実現する電源・配線側の相方です。
関連: GAAのロードマップと次の構造候補
また、A7 以降の CFET で M0 power rail や backside connectivity がどう判定条件に入るかは、フォークシートとCFETのロードマップに分類しています。
その中でも double-row CFET、direct backside contact、M0 power rail の役割分担は、CFETのM0 railとbackside contact で接続方式ごとに分けています。

5.2 BEOL との関係

Backside Power Delivery を入れると、BEOL の役割分担が変化します。従来は前面側の BEOL が signal と power の両方を背負っていましたが、BSPD では power を裏面側へ移すことで、前面側の配線自由度と signal routing の余地を広げられます。

その意味で BSPD は、BEOL の代替ではなくBEOL の負担配分の組み換えです。
関連: BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけ

5.3 DTCO との関係

BSPD の採否は、process integration、standard cell、power rail、IR drop、signal routing、library 実装条件を同じ表で分けます。
standard cell の作り方、power rail の通し方、IR drop の許容、signal routing の混雑、library の作り込みまで設計自由度と実装可能性を左右するので、DTCO の初期比較対象になります。

imec も backside power delivery option を DTCO study に含めており、「どの構造が最もよいか」は node や design style に依存すると分類しています。
imec: DTCO study of backside power delivery options

6. なぜ eBeam metrology が前面に出るのか

Backside power delivery では、overlay 計測の対象が frontside pattern 同士の相対ずれ だけではなく、裏面から作る via / contact と、埋設された transistor-level feature の相対ずれ へ広がります。
Applied Materials の 2025年7月の記事は、bonding、thinning、polishing による wafer distortion、hidden front-side reference、非線形 overlay error が BSPDN の計測難度を上げると分類しています。

同じ記事では、direct backside contact overlay を device level で捉えるには、従来の optical overlay proxy target だけでなく、高分解能、高速測定、高 landing energy、BSE 検出、contour extraction を備えた次世代 eBeam metrology が必要になると述べています。
これは装置ベンダー側の宣伝文句としてではなく、BSPD が 配線構造の変更 から 測定点数と補正モデルの変更 へ波及するサインとして読めます。

工程側では、次の3点が判定対象になります。

bonding / thinning 後の wafer distortion を、die 全体の単純な shift ではなく、非線形な overlay error として補正する
backside via / contact の landing 位置を、proxy target ではなく transistor-level feature に近い測定で判定する
測定密度を増やしても cycle time が破綻しないように、eBeam metrology の throughput と画像変換を同時に上げる

この判定条件は Backside alignment / overlay metrology の判定項目と検査・計測・オーバーレイ装置の役割分担に接続します。

7. その先でなぜ alignment precision が主要上限になるのか

BSPD を判定するとき、「PowerVia か SPR か」「誰が先に量産するか」に比較が偏りがちです。ですが量産目線では、最後に量産成否を左右するのは front と back の位置合わせ誤差と接続抵抗を規格内に収める能力です。

裏面に電源 rail を持たせても、

どこに landing するか
どの程度の overlay budget で量産ばらつきを収めるか
測定結果をどの温度時間条件・装置設定へ返すか
wafer thinning や warpage をどう吸収するか

が崩れると、接続抵抗、opens / shorts、歩留まり低下として表面化します。

この判定条件は単独ページで詳しく分類しています。
Backside alignment / overlay metrology の判定項目

また装置側の分類は、こちらにまとめています。
検査・計測・オーバーレイ装置の役割分担

8. 比較時に突き合わせたい点

Backside Power Delivery を比較するときは、次の順で突き合わせると判定条件を分けやすくなります。

なぜその会社は backside power を入れたいのか
配線混雑、IR drop、標準セル効率、HPC向け PPA のどれが主目的か。
トランジスタ刷新と一緒に語っているか
GAA / nanosheet / RibbonFET と切り離していないか。
BEOL と power architecture の負担配分をどう変えるか
単なる feature ではなく配線構造の再設計として語れているか。
overlay / metrology / integration 難度まで判定条件に入っているか
裏面に power を配置できるかではなく、量産ばらつき込みで接続できるかを突き合わせる。

公開資料で読み取れる判定項目をこの順で並べると、BSPD は GAA 以降のロジックを実現するために、電源供給と配線構造を再設計するテーマ として分類可能です。