BSPD（Backside Power Delivery）とは何か

微細化が進んだロジックの標準セルでは、トランジスタの配置、信号配線、電源配線が同じ前面側の限られた配線資源を取り合います。電源 rail を太くして IR drop（電源配線での電圧降下）を抑えれば signal routing の余地が減り、signal を優先すれば電源経路の抵抗が上がります。この二律背反を前面側の BEOL の中だけで解こうとすると、標準セル利用率と frontside routing の上限が同時に近づきます。

Backside Power Delivery（BSPD、裏面電源供給）とは、電源配線をウェーハ裏面へ移し、信号配線と電源配線が同じ前面側の配線資源を消費する構造を分離して、IR drop、標準セル利用率、frontside routing の上限を同時に切り分ける電源・配線アーキテクチャです。2026-04-28時点の公開一次情報をもとに、なぜ必要か、どの構成要素で分類するか、GAA・BEOL・DTCO・overlay metrology とどう関係するかの順で示します。読後には、PowerVia・Super Power Rail・BSPDN という各社の名称の層と、BPR・nTSV・direct backside contact という構成要素の層を分けて比べられるようになります。

実装の中身を分けて分類するなら、front-end 側に power rail を埋め込む Buried Power Railの基礎と量産判定条件と、裏面からその landing を実現する Backside alignment / overlay metrology の判定項目を合わせて比べると、BSPD の難しさが具体化します。

最初に分類する点

Backside Power Delivery が必要になる主因は、前面側の配線資源のみで信号配線と電源配線の両方を低抵抗・高密度に配置することが、微細化とともに難しくなってきたことです。
電源経路を裏面側へ移すと、frontside routing を signal 中心へ再配分でき、IR drop と配線混雑を同時に下げ、標準セル利用率の上限を緩める余地が生まれます。
量産で難しいのは、裏面に金属を作る工程より、前面のトランジスタ、MOL/BEOL（コンタクト層と配線層）、埋め込み rail、裏面 contact を nm 級の budget で重ね続けることです。
Intel は PowerVia を 18A の中核差別化要素として打ち出し、TSMC は A16 で Super Power Rail を nanosheet と組み合わせると発表し、Samsung は SF2Z で BSPDN を組み込むと公式に述べています。
公開資料を比べると、GAA 以降のロジック競争の中心は、トランジスタ単体の改良から、電源供給と配線全体の再設計へ移っていることを読み取れます。

1. なぜ Backside Power Delivery が必要になるのか

主因は、前面側の混雑です。ロジックの微細化が進むほど、標準セルの中では

トランジスタをどう配置するか
信号をどう配線するか
電源をどう安定して配るか

が同じ限られた面積の中で競合します。

imec は、backside を使う最初の用途として power delivery が自然だと示しています。理由は、電源配線では低抵抗・安定供給がまず要求され、前面側から切り離すメリットが大きいからです。裏面側に power rail や関連構造を持たせると、前面側の配線資源を signal routing へ配分可能です。
imec: Backside power delivery

01 / 電源経路を前面から裏面へ移す構造

図1　従来は前面 BEOL が signal と power の両方を運ぶため配線資源を取り合う。BSPD は power rail を裏面の backside power metal へ移し、nTSV / backside via または direct backside contact で前面のトランジスタへ導通させるので、前面 BEOL を signal routing へ配分できる。

図1 の左では、frontside BEOL が signal 配線と power rail を同じ配線層で運ぶため、標準セル内の限られた配線資源を取り合い、配線混雑と IR drop、標準セル利用率の上限が同時に近づきます。右の BSPD では power rail を裏面の backside power metal へ移し、薄化した Si を貫く nTSV（nano-TSV、微細な貫通ビア）/ backside via で BPR（Buried Power Rail、FEOL 深部に埋め込んだ電源レール）へ、または direct backside contact で source/drain 近傍へ電源を届けるため、frontside BEOL は signal routing 中心へ配分されます。各構成要素の配置と管理項目は、次節の表に分けています。

ここで対象にする BSPD の主目的は、前面側での配線競合を減らし、システムとして PPA（性能・消費電力・面積）を上げることです。
BSPD は GAA（gate-all-around、チャネルの全周をゲートで囲むトランジスタ構造）を実現する電源・配線モジュールに位置づけます。

2. BSPD を構成要素に分ける

BSPD は、前面側で作った device / rail と裏面側の power path を重ねる複合モジュールで、backside metal という単一部品より大きな単位です。公開情報を分解するときは、次の粒度に分けると、foundry 名や製品名の比較から、構成要素ごとの比較へ進めます。

構成要素	配置される場所	何を変えるか	量産で管理する項目
backside power metal	wafer backside	電源配線を太く低抵抗にし、frontside BEOL の routing 資源を signal へ配分する	backside patterning、低抵抗配線、thermal spreading
nTSV / backside via	薄化後の Si を貫く導通経路	裏面 power metal と frontside 側の rail / contact を導通させる	via resistance、depth、landing precision
Buried Power Rail (BPR)	FEOL の深い位置	standard cell 内の VDD/VSS rail を frontside BEOL から退かせる	FEOL 金属汚染、熱履歴、BPR pitch、VBPR / M0A（BPR とトランジスタをつなぐ via・局所配線）との導通
direct backside contact	source/drain 近傍または MOL 経由	BPR を介さず、bottom device や nanosheet 側へ短い電源経路を作る	front-to-back overlay、contact resistance、device damage
overlay / eBeam metrology	lithography / process-control loop	backside contact と frontside device feature の相対位置を測る	wafer distortion、hidden reference layer、measurement density

imec の DTCO study は、BPR、TSVM、direct backside connectivity のように standard cell level の導通方式を分けて比較し、方式が小型化するほど integration complexity も増すと分類しています。
Applied Materials は 2025年7月の eBeam metrology 解説で、backside via が frontside transistor-level feature へ着地するため、従来の大きな proxy target（device の代わりに測る専用マーク）による optical overlay（光学式の重ね合わせ計測）は device-level のずれを代表する測定として不十分だと述べています。

3. どこが難しいのか

Backside Power Delivery の量産上の難所は、裏面加工そのものよりも、前面で既に出来上がっているデバイスに対して裏面側構造の位置合わせと電気抵抗をどこまで正確にそろえるかにあります。

02 / 量産の難所はどこに集中するか

図2　量産の難所は裏面の加工そのものより、前面で完成済みの構造へ裏面から via / contact を着地させる段と、その位置ずれを計測して露光・加工条件へ返す段に集中する。薄化段の warpage と wafer distortion は後段の alignment と landing 精度へ直結し、BPR を使う場合は前面段の金属汚染と熱履歴も管理項目に入る。

図2 の4段のうち、量産成否を左右するのは、前面で完成済みの BPR や source/drain 近傍へ裏面から via / contact を着地させる段と、そのずれを計測して露光・加工条件へ返す段です。薄化段で生じる warpage と wafer distortion は、着地段の front-to-back overlay と contact resistance、計測段の非線形 overlay error の補正まで連鎖します。BPR を使う構成では、前面段の FEOL 金属汚染、熱履歴、BPR pitch も、裏面 via の着地先を作る段の管理項目として加わります。

よくある誤解として、BSPD は裏面に太い電源配線を作る加工技術と受け取られやすいが、実際には、前面で出来上がったトランジスタと埋め込み rail に対して裏面から作る via / contact を量産ばらつき込みの overlay budget で着地させ、その抵抗を規格内に収めるところまで含む工程管理の技術で、量産成否はこの着地と抵抗の管理が左右します。

主な難所は次の通りです。

3.1 Wafer thinning と機械的扱い

公開資料に載る BSPD の工程記述に限定すると、裏面から配線や via を作る前段で wafer thinning が必要になり、warpage（反り）、機械強度、熱履歴、搬送安定性の問題が強く出ます。
この thinning 段の warpage は、その後の alignment と landing 精度に直結します。

3.2 Front-to-back registration

最終的には、前面側の標準セルや埋め込み電源構造に対して、裏面から作る via や contact を着地させることが要求されます。
ここで要求される水準は「おおむね合う」より厳しく、量産ばらつき込みでズレ budget を管理することです。

3.3 Device / interconnect / process の同時最適化

BSPD を入れると、トランジスタ、MOL/BEOL、電源ネットワーク、設計ルール、セル構造が同時に変更対象になります。
このテーマは process innovation であると同時に DTCO（design-technology co-optimization、設計と製造技術の同時最適化）の課題でもあります。

imec も backside power delivery option の採否判定を DTCO study として分類しており、どの backside option が有利かは、ノード・セル・配線・IR drop・複雑度を同じ表で比べたうえで確定します。
imec: DTCO study of backside power delivery options

4. 公開一次情報ではどう位置付けられているか

仕組みの基礎は imec の技術記事を起点にします。ここでは、Intel の公開情報を主軸にし、TSMC と Samsung は公開ロードマップとの差分比較に使います。

4.1 Intel: PowerVia を GAA とセットで打ち出す

Intel は 18A について、RibbonFET と PowerVia を並べて示しています。公式 18A ページでは、PowerVia は backside に coarse pitch metals と bump を移し、各 standard cell に nano-TSV を埋め込むことで efficient power distribution を実現するとしています。
Intel Foundry 18A

Intel Newsroom の PowerVia 記事では、backside power が decades of interconnect bottlenecks を解くと述べており、配線構造の転換点として位置付けています。
Intel Newsroom: PowerVia Test Shows Industry-Leading Performance

Intel は、GAA トランジスタだけでなく、電源供給の面でも 18A を世代転換点として示す構成で公開しています。

4.2 TSMC: A16 で nanosheet と Super Power Rail を組み合わせる

TSMC は 2024年の North America Technology Symposium で、A16 が nanosheet transistor と Super Power Rail を組み合わせると発表しました。
TSMC Press Release 3136

TSMC も、GAA の次を「トランジスタの改良だけ」で語らず、nanosheet を使うなら、それに見合う power delivery architecture まで持ち込む構成で示しています。

4.3 Samsung: SF2Z で BSPDN を組み込む

Samsung は SFF 2024 の公式発信で、SF2Z に backside power delivery network を組み込むと示しています。電源 rail を wafer backside に置き、power と signal line の bottleneck を解消すると述べています。
Samsung Foundry Forum 2024

Samsung も Intel / TSMC と同様に、2nm 世代以降では backside power を主要差別化領域の一部に位置づける形で分類しています。

5. GAA / BEOL / DTCO とどう関係するか

5.1 GAA との関係

GAA は electrostatics（ゲートによるチャネルの静電制御）を改善して微細化を継続可能にする一方、標準セルや配線側では別の上限が先に近づきます。
GAA で得たトランジスタ側の利益は、配線側の抵抗・混雑・IR drop まで含めて保持する必要があります。

この文脈では、BSPD は GAA を世代技術として実現する電源・配線側の相方として、補助技術より重い役割を持ちます。GAA 側が nanosheet の次にどの構造候補へ進むかは、GAAのロードマップと次の構造候補で分類しています。
また、A7 以降の CFET で M0 power rail や backside connectivity がどう判定条件に入るかは、フォークシートとCFETのロードマップに分類しています。
その中でも double-row CFET、direct backside contact、M0 power rail の役割分担は、CFETのM0 railとbackside contact で導通方式ごとに分けています。

5.2 BEOL との関係

Backside Power Delivery を入れると、BEOL の役割分担が変化します。従来は前面側の BEOL が signal と power の両方を背負っていましたが、BSPD では power を裏面側へ移すことで、前面側の配線自由度と signal routing の余地を広げられます。

その意味で BSPD は、BEOL を残したうえでBEOL の負担配分を組み換える技術です。前面側に残る配線を何の金属で作るかは、BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけで分けています。

5.3 DTCO との関係

BSPD の採否は、process integration、standard cell、power rail、IR drop、signal routing、library 実装条件を同じ表で比べて確定します。
BSPD の採用は、standard cell の作り方、power rail の通し方、IR drop の許容、signal routing の混雑、library の作り込みまで設計自由度と実装可能性を左右するので、DTCO の初期比較対象になります。

imec も backside power delivery option を DTCO study に含めており、「どの構造が最もよいか」は node や design style に依存すると分類しています。
imec: DTCO study of backside power delivery options

6. なぜ eBeam metrology が前面に出るのか

Backside power delivery では、overlay 計測の対象が frontside pattern 同士の相対ずれ に加えて、裏面から作る via / contact と、埋設された transistor-level feature の相対ずれ へ広がります。
Applied Materials の 2025年7月の記事は、bonding、thinning、polishing による wafer distortion、hidden front-side reference、非線形 overlay error が BSPDN の計測難度を上げると分類しています。

同じ記事では、direct backside contact overlay を device level で測るには、従来の optical overlay proxy target に加えて、高分解能、高速測定、高 landing energy、BSE（後方散乱電子）検出、contour extraction を備えた次世代 eBeam metrology が必要になると述べています。
この要求は、BSPD が 配線構造の変更 から 測定点数と補正モデルの変更 へ波及するサインとして読めます。

工程側では、次の3点が判定対象になります。

bonding / thinning 後の wafer distortion を、die 全体の shift を超える非線形な overlay error として補正する
backside via / contact の landing 位置を、proxy target より transistor-level feature に近い測定で合否判定する
測定密度を増やしたときの cycle time を守るために、eBeam metrology の throughput と画像変換を同時に上げる

この判定条件の詳細は、Backside alignment / overlay metrology の判定項目と検査・計測・オーバーレイ装置の役割分担に続きます。

7. その先でなぜ alignment precision が主要上限になるのか

BSPD を比較するとき、「PowerVia か SPR（Super Power Rail）か」「誰が先に量産するか」に比較が偏りがちです。ですが量産目線では、最後に量産成否を左右するのは front と back の位置合わせ誤差と via / contact の抵抗を規格内に収める能力です。

裏面に電源 rail を持たせても、

どこに landing するか
どの程度の overlay budget で量産ばらつきを収めるか
測定結果をどの露光・加工条件へ返すか
wafer thinning や warpage をどう吸収するか

が崩れると、via / contact の抵抗異常、opens / shorts、歩留まり低下として検出されます。

この4点をどの測定値で確かめ、どこまでを許容とするかは、Backside alignment / overlay metrology の判定項目で単独ページとして分類しています。測定を担う装置側の役割分担は、検査・計測・オーバーレイ装置の役割分担にまとめています。

8. 比較時に突き合わせたい点

Backside Power Delivery を比較するときは、次の順で公式資料を比べると判定条件を分けやすくなります。

なぜその会社は backside power を入れたいのか
配線混雑、IR drop、標準セル効率、HPC向け PPA のどれが主目的か。
トランジスタ刷新と一緒に語っているか
GAA / nanosheet / RibbonFET と同じ発表の中で語っているか。
BEOL と power architecture の負担配分をどう変えるか
配線構造の再設計として語れているか。
overlay / metrology / integration 難度まで判定条件に入っているか
裏面に power を配置できるかに加えて、量産ばらつき込みで導通を取れるかを公式資料で確かめる。

公開資料で読み取れる判定項目をこの順で比べると、BSPD は GAA 以降のロジックを実現するために、電源供給と配線構造を再設計するテーマ として分類可能です。

この内容が使われる判断場面は三つあります。設計担当は、standard cell の power rail の通し方と IR drop の許容を DTCO の初期比較で確定するときに、BPR・nTSV・direct backside contact のどの導通方式を前提にするかを選びます。プロセス担当は、wafer thinning 後の warpage と熱履歴を、その後の alignment と landing 精度の budget として配分します。検査担当は、proxy target の optical overlay と transistor-level feature を測る eBeam metrology のどちらで landing 位置を合否判定するかを、測定密度と cycle time と合わせて選びます。次に比較する軸の一つは、front と back の位置合わせ誤差をどう測り補正するかで、Backside alignment / overlay metrology の判定項目に続きます。もう一つは、前面側で rail を埋め込む方式そのもので、Buried Power Railの基礎と量産判定条件と比べると BSPD の前段の判定条件が具体化します。