プレーナMOS、FinFET、GAAの違い
ゲート長を縮めるほど、ドレイン側の電界がチャネルの奥まで届き、オフ時のリーク電流としきい値電圧のばらつきが同時に増えます。平面のMOSFETをそのまま縮め続けた先で、ロジックの設計担当と工程担当は同じ壁に当たりました。ゲートがチャネルを締める力を回復させるために、チャネルの形そのものが平面から立体のフィンへ、さらに積層した薄いシートへと置き換わってきました。
GAA (Gate-All-Around) とは、薄いチャネルの周囲をゲートがほぼ全周から取り囲むトランジスタ構造の総称で、Intel の RibbonFET や Samsung の MBCFET はその実装名です。ここから先では、プレーナMOSFET、FinFET、GAA nanosheet の三つを、ゲートがチャネルへ回り込む面数、駆動力を刻む単位、量産で増える工程負荷という同じ三軸で比べます。読んだあとには、方式名から電気特性の利得と製造側の難所を自分で切り分けられる状態になります。
最初に分類する点
Section titled “最初に分類する点”- プレーナMOSは構造が単純で作りやすいが、微細化が進むと短チャネル効果とリークの制御が苦しくなる
- FinFETはチャネルをフィン状に立ち上げてゲートが3面から電界を及ぼせるため、平面構造より電界制御が大きく改善する
- GAAは薄いナノシートやナノリボンの周囲をゲートが取り囲むため、FinFETよりさらに electrostatics を改善しやすい
- ただし、GAAではシート解放、内側スペーサ、接触抵抗、ばらつき、信頼性、設計最適化が一段と難しくなる
1. なぜプレーナMOSだけでは苦しくなったのか
Section titled “1. なぜプレーナMOSだけでは苦しくなったのか”プレーナMOSFETでは、電荷が移動するチャネルはシリコン基板の表面近くに平面的に作られ、ゲートは主に 上面側 からチャネルを制御します。
この構造は長い間、CMOS の基本形として非常に優秀でした。幅を広げれば電流を増やしやすく、レイアウトも直感的で、製造フローも成熟しています。
しかし、ゲート長を縮めていくと問題が出ます。
- ドレイン電界がチャネル深くまで食い込みやすくなる
- ゲートがチャネル全体を十分に締められず、オフ時リークが増える
- しきい値電圧の制御が難しくなる
- DIBL やサブスレッショルド特性の悪化が無視できなくなる
ゲート長を縮めるほどドレイン側の電界がチャネル中央へ届き、ゲートの支配力が相対的に下がります。この一本の因果が、オフ時リーク、しきい値電圧の制御、DIBL とサブスレッショルド特性の悪化として同時に出てきます。ゲートがチャネルに触れる面を上面だけから3面、さらにほぼ全周へ増やす流れは、この支配力を回復させるための構造変更です。
IBM Research は、微細化をさらに続けたとき、プレーナ bulk デバイスよりも FinFET や GAA 系の方が高い電気的制御性を維持しやすいことを示してきました。
プレーナ構造そのものは今も量産で動きます。要点は、縮小しても締まったトランジスタを作るには、チャネルをより立体的にゲートで囲む方向が有利になった、という点です。
2. プレーナMOS、FinFET、GAAを構造で比べる
Section titled “2. プレーナMOS、FinFET、GAAを構造で比べる”断面で並ぶと、三方式の差はゲートがチャネルに触れる面の数へ集約されます。プレーナは上面だけ、FinFET は上面と両側面の3面、GAA nanosheet はシート周囲のほぼ全周です。同じ差が幅の決め方にも移るので、次の表ではこの二つの軸を項目ごとに比べます。
| 項目 | プレーナMOSFET | FinFET | GAA nanosheet / nanoribbon |
|---|---|---|---|
| チャネル形状 | 平面 | 細いフィン | 薄いシート/リボンを積層 |
| ゲートの回り込み | 主に上面 | 上面 + 両側面 | ほぼ全周 |
| 電界制御 | 最も弱い | 強い | さらに強い |
| 幅の決め方 | 連続量として選べる | フィン本数と寸法に上限 | シート幅と積層枚数で調整しやすい |
| 微細化の延命力 | 低い | 高い | FinFETの次段として有力 |
| 製造難易度 | 比較的低い | 高い | さらに高い |
3. プレーナMOSの強みと限界
Section titled “3. プレーナMOSの強みと限界”プレーナMOSの強みは、構造が単純で 幅 W を連続量として選べることです。
回路設計ではトランジスタ幅を連続量として刻めるため、アナログ設計でも W をそのまま設計変数に使えます。
一方で限界も明確です。
3.1 ゲートがチャネルを囲めない
Section titled “3.1 ゲートがチャネルを囲めない”ゲートの電界はチャネルの上面からのみ届くため、ドレイン側の電界の影響を受けやすくなります。
スケーリングが進むほど、オフ電流の抑制とオン電流の確保を両立しにくくなります。
3.2 電源電圧を下げにくい
Section titled “3.2 電源電圧を下げにくい”ロジックの消費電力を下げるには Vdd を下げたいのですが、しきい値やリークの上限が強くなり、低電圧動作の余裕が縮みやすくなります。
3.3 面積縮小のわりに電気的余裕が減る
Section titled “3.3 面積縮小のわりに電気的余裕が減る”寸法を縮小するほど性能が伸びる時代から、寸法を縮小するほど制御余裕が減る時代へ移行したため、構造そのものの変更が必要になりました。
4. FinFETは何を変えたのか
Section titled “4. FinFETは何を変えたのか”FinFET は、チャネルを フィン と呼ばれる細い壁のような立体構造にして、その上面と両側面をゲートで制御する多ゲートMOSFETです。
Intel が Tri-Gate と呼んだ構造は、この 3面制御 を名前へ取り込んだ呼び方です。
4.1 本質は「チャネルを薄くして、横からも締める」
Section titled “4.1 本質は「チャネルを薄くして、横からも締める」”FinFET の要点は、立体化と同時にチャネル厚みをフィン幅で決められる点にあります。
- チャネル厚みをフィン幅で決めやすい
- ゲートが横方向からも電界を及ぼせるので、チャネル中央まで電界が届きやすい
- 同じフットプリントで、より強い電気的制御が得られる
これにより、短チャネル効果、サブスレッショルド特性、リークの面でプレーナより有利になります。
4.2 FinFETの実務上のメリット
Section titled “4.2 FinFETの実務上のメリット”- オン電流とオフ電流のバランスを取りやすい
- 平面構造より Vmin 側の余裕を作りやすい
- ロジック用標準セルの縮小と性能向上につながる
4.3 FinFETの弱点
Section titled “4.3 FinFETの弱点”FinFET では次の上限を抱えます。
- チャネル幅の調整が
フィン本数と強く結びつく - 連続的な W 調整の感覚が薄れ、回路設計の自由度が落ちる
- フィン形成の寸法ばらつきが電気特性へ強く反映される
- フィンが細くなるほど寄生抵抗や自己発熱が無視しにくくなる
FinFET は、プレーナをそのまま縮めるよりはるかに優秀ですが、微細化に伴う制御問題を後ろへ送った構造 と位置づけることも可能です。
5. GAAは何を変えるのか
Section titled “5. GAAは何を変えるのか”GAA は、ナノワイヤ、ナノシート、ナノリボンなどの薄いチャネルの周囲をゲートが取り囲むトランジスタ群です。
今の先端ロジックで中心にあるのは stacked nanosheet 型で、Intel の RibbonFET はこの系統の実装です。Samsung の MBCFET も同じ系統に分類されます。
5.1 3面制御から「ほぼ全周制御」へ
Section titled “5.1 3面制御から「ほぼ全周制御」へ”FinFET ではゲートが主に3面からチャネルを制御します。
GAA では、薄いチャネルシートの周囲をゲートがより完全に取り囲みます。
この違いは、ゲート電界がチャネルのどこまで及ぶか に直結します。
- オフ時にチャネルを締めやすい
- 短チャネル効果をさらに抑えやすい
- 低電圧側でも動作余裕を作りやすい
5.2 幅の自由度が戻る
Section titled “5.2 幅の自由度が戻る”FinFET では駆動力調整がフィン本数に引っ張られやすく、レイアウトとトランジスタサイズの連動が強くなります。
GAA nanosheet では、シート幅や積層枚数を使ってチューニング自由度を確保しやすくなります。
この刻みの細かさが、標準セルとSRAMのトランジスタサイズ選びを直接左右します。
- ライブラリ要求に合わせたトランジスタ最適化がしやすい
- 同一アーキテクチャ内で複数のしきい値・駆動クラスを作り分けやすい
- SRAM やロジックセルで Vmin を下げやすい
5.3 積層で駆動力を稼げる
Section titled “5.3 積層で駆動力を稼げる”IBM や imec が示してきたのは、積層で footprint あたりの drive current を増やせる ことです。imec は nanosheet 世代の記事 を公開しています。
1本のフィンを太らせる代わりに、薄いチャネルを何枚か積むことで、電気的制御を保ちながら実効チャネル幅を増やせます。
これは、制御性を保ったまま電流を稼ぐ という、微細化世代で一番困る問題に対する答えの一つです。積層を何枚まで続けられるか、その先にどの構造が並ぶかは、GAAのロードマップと次の構造候補 が世代ごとに分けています。
6. GAAを電気的制御の観点で分類する
Section titled “6. GAAを電気的制御の観点で分類する”プレーナMOS
Section titled “プレーナMOS”- チャネル表面の制御はしやすい
- しかし深いところや端部の制御に限界がある
- ドレインの影響を受けやすい
FinFET
Section titled “FinFET”- フィンを薄くすればチャネル全体へゲート電界が届きやすい
- 3面制御で electrostatics が大きく改善する
- ただしフィン形状そのものが設計自由度を制限する
- チャネルの周囲をより強く囲める
- 厚み方向にも電界をかけやすい
- FinFET よりさらにリーク、短チャネル、Vmin で有利になりやすい
ここで分類すると、平面で締める から 立体的に締める、さらに ほぼ包み込んで締める へ進んできたのがこの進化です。
7. 設計者の目線では何が変化するか
Section titled “7. 設計者の目線では何が変化するか”7.1 幅の量子化とライブラリ設計
Section titled “7.1 幅の量子化とライブラリ設計”プレーナでは Wを少し増やす という設計感覚が強かったのに対し、FinFET ではフィン本数単位の離散性が強くなります。
これが標準セル、SRAM、アナログ設計に影響します。
GAA でもシート幅と積層枚数という刻みは続きますが、フィン本数より細かく駆動力を刻めるため、FinFET より デバイスの作り分け がしやすい方向へ進みます。
刻み単位が粗いほど、要求された駆動力へぴったり合わせるのが難しくなります。標準セルの高さ、SRAMビットセル、アナログ回路のどれも、この刻み単位の上でトランジスタサイズを選ぶことになります。
7.2 低電圧動作
Section titled “7.2 低電圧動作”GAA 系は electrostatics の改善により、Vmin を下げやすく、低電圧ロジックの動作マージンを確保しやすくなります。 実際に Intel は 18A のプロセスページ で RibbonFET を perf/watt、Vmin、リークの観点で訴求しています。Samsung は 3nm GAA の量産発表 で MBCFET を電源電圧低減と drive current 向上の両立として示しています。
7.3 バックサイド電源との相性
Section titled “7.3 バックサイド電源との相性”最近の GAA は、トランジスタ単体で語るより backside power delivery と組で語る方が実態に近いです。
Intel は 18A で RibbonFET と PowerVia をセットで訴求しています。TSMC も A16 の技術ページ で、nanosheet transistor と backside power rail を組み合わせた構成を公表しています。
GAA は FinFETの次世代チャネル であると同時に、配線・標準セル・電源供給も含めた設計パラダイム変更の一部 です。
8. 製造側から分類すると、GAAはなぜ難しいのか
Section titled “8. 製造側から分類すると、GAAはなぜ難しいのか”ここを判定材料にすると、「GAAの方が良いなら、なぜもっと早く全社が移らなかったのか」の答えが工程の側から出てきます。
8.1 シート形成と解放
Section titled “8.1 シート形成と解放”GAA nanosheet では、Si/SiGe などの積層からチャネルシートを作り、選択的に犠牲層を除去してシートを解放する必要があります。
この工程では、界面品質、エッチ選択性、シート形状の均一性が極めて重要になります。同じ積層とシート解放を土台にして密度をさらに上げる構造候補は、フォークシートとCFETのロードマップ で比べられます。
8.2 内側スペーサと寄生抵抗
Section titled “8.2 内側スペーサと寄生抵抗”GAA では、内側スペーサ形成、ソース/ドレイン形成、接触抵抗、アクセス抵抗の制御が非常に難しくなります。
ゲート制御が良くなっても、抵抗や容量が悪化すれば回路全体の速度優位は削られます。
8.3 歪み工学と信頼性
Section titled “8.3 歪み工学と信頼性”シートが薄く、積層構造も複雑になるため、歪み導入、界面品質、ホットキャリア劣化、自己発熱、ばらつきの管理がより重要になります。
8.4 量産では「作れる」だけでなく「揃う」必要がある
Section titled “8.4 量産では「作れる」だけでなく「揃う」必要がある”研究試作で動くことと、量産で歩留まり良く揃えることは別問題です。揃わなかったときに、工程・装置・欠陥モードのどこに原因があるかを絞り込む手順は、歩留まりと欠陥管理 の切り分け軸と同じです。
GAA は構造上魅力が大きい一方で、寸法制御、しきい値ばらつき、寄生、熱、信頼性を一括で実現する必要があります。
9. RibbonFETやMBCFETは、GAAのどこに役割を持つのか
Section titled “9. RibbonFETやMBCFETは、GAAのどこに役割を持つのか”ここは用語分類が必要です。
GAAは上位概念nanosheetやnanoribbonはチャネル形状の一般名RibbonFETは Intel の名称MBCFETは Samsung の名称
したがって、教科書的には RibbonFET = Intelが実装するGAA系のリボン/シートチャネルFET、MBCFET = Samsungが実装するGAA nanosheet系FET を指します。
10. GAAで増える利点と製造上限
Section titled “10. GAAで増える利点と製造上限”GAA は electrostatics と Vmin では有利になりやすい一方、nanosheet release、inner spacer、contact、integration の負荷が増えます。
そのため、利点と製造上限を同じ表で比べます。
GAAが有利な点
Section titled “GAAが有利な点”- リーク抑制
- Vmin 改善
- electrostatics
- 駆動力/フットプリント最適化
GAAが難しい点
Section titled “GAAが難しい点”- 工程複雑化
- 寄生抵抗/容量の最適化
- 歩留まり確保
- 信頼性の判定材料
- 設計・PDK・ライブラリ最適化の立ち上げ
GAA へ移ればゲート制御が良くなるぶん、同じ回路がそのまま速くなると受け取られやすい部分です。ここはよくある誤解で、実際には内側スペーサやコンタクトの寄生抵抗と寄生容量が悪化すると、electrostatics で得た余裕は回路遅延の側で相殺されます。GAA の採否条件は、electrostatics の利得と寄生・歩留まりの負荷を同じ表に載せてから決まります。
11. 3世代を同じ軸で分類する
Section titled “11. 3世代を同じ軸で分類する”- プレーナMOS: 平面上のチャネルを上から制御する時代
- FinFET: チャネルを立体化して3面から制御する時代
- GAA: 薄いチャネルを積層し、ほぼ全周から制御する時代
プレーナMOSからFinFET、そしてGAAへの進化を貫いているのは、ゲートがチャネルをどこまで支配できるか の改善です。
この改善が、スケーリングの限界を先へ押し広げてきました。
FinFETは、プレーナMOSが抱えた electrostatics の問題を 3D 化で大きく改善しました。
GAAは、そのさらに先で、FinFETが抱える幅の上限や制御限界を超えようとするアーキテクチャです。
GAA のように制御性が高い構造ほど、作る難度も上がります。
だからこそ、次世代トランジスタの採否条件では 構造の美しさ だけでなく、量産での統合可能性、寄生、Vmin、歩留まり まで同じ表で比べる必要があります。
この三方式の差は、担当ごとに別の形で仕事へ降りてきます。設計側は標準セルとSRAMの駆動力とVmin目標、工程側はシート解放と内側スペーサの工程窓、解析側はシート厚みと寸法ばらつきの管理限界です。次に比べる軸は、どの世代でFinFETからGAAへ移るかという採否条件です。FinFETとGAAを比較するときの判定項目 で、electrostatics の利得、寄生、歩留まり、設備リードタイムを同じ表に載せて比べてください。
- FinFETとGAAを比較するときの判定項目
- GAAの深掘りと、その先のロードマップ
- フォークシートとCFETのロードマップ
- 半導体製造フロー全体像
- 酸化・成膜・薄膜形成
- 露光とリソグラフィ
- 歩留まりと欠陥管理
References
Section titled “References”- Intel 18A: See Our Biggest Process Innovation
- Samsung begins chip production using 3nm process technology with GAA architecture, June 30 2022
- Samsung Foundry logic node overview
- Stacked nanosheet gate-all-around transistor to enable scaling beyond FinFET, IBM Research / VLSI 2017
- Entering the nanosheet transistor era, imec
- Imec demonstrates gate-all-around MOSFETs with lateral silicon nanowires at scaled dimensions, June 16 2016
- A16 Technology, TSMC