フォークシートとCFETのロードマップ
GAA nanosheet の次の構造を調べると、forksheet と CFET が同じ候補列に並びます。ところが imec の公開ロードマップで両者を比べると、担う役割は別々です。
outer-wall forksheet は、GAA nanosheet 系の標準セル高さを下げながら nanosheet の製造フローを A10 まで延長する構造で、CFET は、nMOS と pMOS を縦方向へ積層して A7 以降 の標準セル密度を上げる構造です。
forksheet とは、nanosheet の隣に誘電体 wall を立てて隣り合う素子の間隔を詰める GAA 派生構造を指し、CFET（complementary FET）とは、nMOS と pMOS を同じ footprint 内で上下に積む構造を指します。
この記事の到達点は、forksheet か CFET か の二択の代わりに、どのノードで何を追加すると PPA を維持できるか で両者を分類できるようになることです。
imec の公開 DTCO（design-technology co-optimization、設計と工程を同時に最適化する検討）は、CFET へ移った後の A5 と A3 でも、outer-wall forksheet、omega gate、M0 power rail、hybrid channel orientation が追加の性能ブースターとして必要になると示しています。
最初に分類する点
Section titled “最初に分類する点”outer-wall forksheetは、GAA nanosheet の製造フローを大きく崩さずにA10世代の標準セル高さと寄生容量を下げるための構造です。CFETは、nMOS と pMOS を縦方向へ積むことでn-p separationを標準セル高さの上限から外し、4T近辺までの高密度化を狙う構造です。CFETの量産候補化には、MDI、stacked MOL、top/bottom 独立 contact、backside connectivityなど、nanosheet の製造フローに追加する専用モジュールが必要です。- 公開一次情報では、
outer-wall forksheet -> CFETの順で役割分担されていますが、A5 / A3の CFET では再びouter-wall forksheetとM0 power railが重要になります。
1. forksheet と CFET は何が物理的に違うのか
Section titled “1. forksheet と CFET は何が物理的に違うのか”| 構造 | 何が物理的に変化するか | 公開ロードマップ上の位置づけ | 何が改善しやすいか | 主な難所 |
|---|---|---|---|---|
| GAA nanosheet | nMOS と pMOS は横並びのまま、各素子のチャネルを積層して gate で全周制御する | 2nm 世代から A14 近辺までの基準構造 | electrostatics、Vmin、標準セル高さ | inner spacer、contact resistance、self-heating、配線混雑 |
| outer-wall forksheet | 標準セルの端（cell boundary）に誘電体 wall を立て、隣の cell と共有する n-n / p-p wall と wall-last flow を使う | GAA nanosheet 系を A10 まで延長する構造 | cell 端の n-n / p-p 間隔の縮小、寄生容量低減、common gate の形成、channel stress 追加 | wall 形成、cell/library 再設計、DTCO の作り込み |
| monolithic CFET | nMOS と pMOS を縦方向へ積み、top / bottom device を同一 footprint 内で形成する | A7 以降の高密度候補 | 標準セル高さ、effective channel width、4T 以下への拡張 | MDI、stacked MOL、top/bottom 独立 contact、backside connection、高アスペクト比加工 |
図1 の A と B は、nMOS と pMOS の横並びを保ったまま、間隔を詰める場所を cell の中から cell の端へ移す関係にあります。C の CFET だけが、n-p separation を横方向の寸法から縦方向の寸法へ移します。この差が、後の節で出てくる wall 形成 と MDI / stacked MOL という難所の差になります。
この比較表と図1 を合わせると、CFET を採ると 標準セル高さ の縮小と同時に MOL / backside contact の難所も増える点が比較対象に入ります。面積メリットを先に比べ、MOL と backside の難所を後回しにすると、量産条件の見落としが出ます。
2. なぜ outer-wall forksheet が A10 向けに必要になるのか
Section titled “2. なぜ outer-wall forksheet が A10 向けに必要になるのか”imec の outer-wall forksheet 公開記事は、GAA nanosheet が少なくとも 3 世代続く一方で、CFET の量産導入は A7 以降になるため、その間に A10 向けの延長構造が必要だと述べています。
ここで forksheet が担う役割は、GAA nanosheet の製造フローを土台に残したまま、GAA nanosheet family を A10 まで縮小可能にすること です。
最初に提案された inner-wall forksheet は、nMOS と pMOS の間に薄い誘電体 wall を入れ、n-p 間隔を狭める構造でした。
ただし量産側では、次の四つの難所が出ました。
- 90nm の標準セル高さを狙うと wall 幅が
8-10nm級になり、早い工程から後続 FEOL にさらされる - p / n 専用工程のための mask を薄い wall に正確に着地させる必要がある
- common gate を作りにくく、無理にまたぐと寄生容量が増える
- tri-gate forked structure のため、短チャネルでの gate control が GAA より不利になる
この難所に対して outer-wall forksheet は、wall を標準セル中央から cell boundary 側へ移し、しかも wall-last で作るように変えています。
同じ記事は、これによる次の改善を挙げています。
- wall 幅を
約15nmに緩められる - n / p gate を wall をまたがずに一本の common gate として形成できる
- final RMG で wall を少し etch-back して
omega gateに近い包み込みを作れる 約5nmの etch-back が最適で、drive current を約25%押し上げるシミュレーションが出ている- wall-last のため source/drain stressor を入れやすく、full channel strain を得やすい
図2 の左右で動かしているのは、wall の位置と形成順の二つだけです。wall を cell boundary へ移すと、wall を 8-10nm まで薄くする必要も、gate が wall をまたぐ必要も消えます。wall-last にすると source/drain epi の後に wall が入るため、stressor の応力が channel まで届きます。
面積側では、imec は同じ記事で A10 outer-wall forksheet SRAM cell が A14 nanosheet 参照より 22% 小さいという結果も公開しています。
outer-wall forksheet の価値は、A10 向けの cell height、寄生容量、channel stress を同時に改善できること にあります。
3. なぜ CFET が A7 以降の候補になるのか
Section titled “3. なぜ CFET が A7 以降の候補になるのか”CFET が必要になる理由は、forksheet でも 4T 近辺では十分な drive current を出しにくくなる ためです。
imec の CFET roadmap 記事は、metal pitch が 16nm 級まで狭くなる 4T 設計では、forksheet でも幅が足りず、必要な性能を維持しにくいと書いています。
CFET では、nMOS と pMOS を縦方向へ積みます。
この構造にすると、標準セル高さを選定する式から n-p separation を外せるため、同じ footprint で effective channel width を増やしやすくなります。imec はこの点を、4T and below を狙ううえでの主要理由として分類しています。
CFET の量産難度は forksheet より一段高くなります。
imec の monolithic CFET process flow 記事と CFET roadmap 記事で繰り返し出てくる難所は次の通りです。
- 縦積層のため、fin / gate / spacer / contact の加工が高アスペクト比になる
- top と bottom で異なる
Vtを作るためのMDIが必要になる - top / bottom の source-drain contact を分離して routing する
stacked MOLが必要になる 30nm級の vertical separation で独立 contact を実現する必要がある- より先のノードでは backside から active device へ contact を取る案まで必要になる
CFET が 次 に来る理由は、4T 以下の標準セルでは横方向配置の forksheet でも幅が足りず、縦積層と専用モジュールで effective channel width を確保する必要がある ことにあります。footprint の小ささは、その縦積層の結果として付いてきます。
4. 公開ロードマップでは forksheet と CFET がどう並ぶのか
Section titled “4. 公開ロードマップでは forksheet と CFET がどう並ぶのか”imec の 2025 年公開ロードマップを、教育用に分類すると次の順です。
| ノード帯 | 主要構造 | 追加で必要になる要素 | 何を守ろうとしているか |
|---|---|---|---|
| N2 - A14 近辺 | GAA nanosheet | backside power、inner spacer 改善、library 最適化 | electrostatics と量産性の両立 |
| A10 | outer-wall forksheet | wall-last、shared wall、omega gate、channel stress | 90nm cell height と寄生容量の抑制 |
| A7 | monolithic CFET | double-row CFET、gate parasitic の抑制、必要に応じて M0 power rail | CFET 導入時の面積効率と性能維持 |
| A5 | CFET + outer-wall forksheet booster | shared wall、omega gate、stress booster | 縮小後に落ちる drive current の補強 |
| A3 | CFET + forksheet + hybrid orientation | M0 power rail、hybrid channel orientation、eMDI | drive current と power density の両立 |
図3 で目立つのは、outer-wall forksheet が A10 の主構造として一度出た後、A5 / A3 の CFET の中に booster として戻ってくる点です。forksheet は CFET の前に一度だけ出てくる中継構造 と受け取られやすいが、実際には imec の 2026 年公開記事が示す通り、A5 の mCFET にも outer-wall forksheet を組み込む必要があり、A3 ではそれに M0 power rail と hybrid orientation が追加されます。
このため、forksheet vs CFET という対立で分類すると構造の使い方を誤ります。
実際には、
A10では forksheet が主構造A7では CFET が主構造A5 / A3では CFET の中に forksheet 系 booster が再び入る
という関係です。
5. backside power と alignment が同時に重要になる理由
Section titled “5. backside power と alignment が同時に重要になる理由”CFET の面積メリットを回路性能へ変換するには、contacting と powering を同時に設計へ組み込む必要があります。
imec の performance booster 公開記事は、A7 以降の標準セル縮小を実現する条件として advanced technologies for contacting and powering the transistors を前提に挙げています。
この条件に当たる具体策が、M0 power rail、backside contact、stacked MOL、double-row CFET です。
このうち rail をどこへ埋めるかは、Buried Power Railの基礎と量産判定条件 に分けてあります。
したがって、forksheet / CFET を device 単体で比べると、MOL と backside 側の量産条件（power をどこから配るか）を見落とします。
backside contact を使う構成では、device 側の分類と同時に backside overlay をどう測るか が判定条件へ並びます。device 側と interconnect 側の関係は、powering と alignment を合わせると切り分けやすくなります。
CFET で M0 power rail、direct backside contact、double-row cell をどの順で入れるかは、CFETのM0 railとbackside contact に切り出して分類しています。
その一段下の MOL 側で、stacked MOL、shared MRW、first local interconnect をどこで分けるかは、CFETのMOL接続とMRW に切り出しています。
6. 比較時に突き合わせたい点
Section titled “6. 比較時に突き合わせたい点”forksheet と CFET を比較するときは、次の順で比べると混同しにくくなります。
どのノードの標準セル高さを狙っているか
A10 なのか、A7 なのか、A5 / A3 なのかで必要な booster が変化する。間隔を cell の中央で詰めるのか、cell の端で詰めるのか、縦方向へ移すのか
inner-wall forksheet は cell 中央で n-p 間隔を狭め、outer-wall forksheet は cell 端の n-n / p-p 間隔を詰め、CFET は n-p separation を縦方向へ移す。新しい専用モジュールが何個増えるか
forksheet では wall と gate 周り、CFET では MDI、stacked MOL、independent contact が増える。powering / contacting を frontside だけで完結させるのか
A7 以降の CFET では M0 power rail や backside contact が判定条件に入る。PPA を支える booster が何か
outer-wall forksheet、omega gate、M0 power rail、hybrid orientation のどれが必要かを node ごとに分ける。
forksheet と CFET は、どちらも GAA nanosheet の次 の候補として並びますが、公開ロードマップ上の役割は別々です。
outer-wall forksheet は A10 向けの延長構造で、cell height、寄生容量、channel stress を改善するための手段です。CFET は A7 以降で n-p separation を縦方向へ移し、4T 以下の高密度化を狙う構造です。
A5 / A3 ノードでは、CFET の中にも outer-wall forksheet、M0 power rail、hybrid orientation が入ります。
そのため、公開ロードマップを分類するときは、どの node で何を追加すると performance と power density を保てるか を軸にすると、構造名の順番だけを追う読み方より判断を誤りにくくなります。
この分類は、次の判断で使います。設計担当は、標準セル library を組み直す node が A10（forksheet で cell height 90nm）なのか A7（CFET で 4T）なのかで、必要な booster の一覧を確定します。プロセス担当は、wall 形成、MDI、stacked MOL のどのモジュールを新規に立ち上げるかを node ごとに分け、検査・解析担当は、wall 幅 約15nm や top / bottom の vertical separation 30nm 級のような断面で測る寸法を、工程ごとに割り当てます。次に比べる軸は、CFET の powering と contacting を frontside で完結させるか backside へ移すかで、その続きは CFETのM0 railとbackside contact にあります。
- プレーナMOS、FinFET、GAAの違い
- GAAのロードマップと次の構造候補
- CFETのM0 railとbackside contact
- CFETのMOL接続とMRW
- Backside Power Delivery とは何か
- Buried Power Railの基礎と量産判定条件
- Backside alignment / overlay metrology の判定項目
- 半導体製造フロー全体像
- 歩留まりと欠陥管理
References
Section titled “References”- imec, Outer wall forksheet to bridge nanosheet and CFET device architectures in the logic technology roadmap
- imec, Imec puts complementary FET (CFET) on the logic technology roadmap
- imec, Towards a process flow for monolithic CFET transistor architectures
- imec, Performance boosters to scale monolithic CFET across multiple logic technology nodes