3DIの熱伝導測定法：縦方向と横方向をどう分けるか
junction-to-caseの熱抵抗が同じ2つのstackでも、hotspotの面積と位置、die thickness、BEOL metal densityが異なれば局所温度は変化します。3DI、つまり 3D Integration / 3DIC では、junction-to-caseのような縦方向の熱抵抗の値から局所温度を言い当てるのが難しくなります。
3DIの熱伝導測定とは、発熱dieからcold plateへ熱が抜ける縦方向（cross-plane、through-stack）の熱抵抗と、局所hotspotが薄化siliconやBEOL、RDL、interposerの面内へ広がる横方向（in-plane、lateral spreading）の熱伝導を、別々の指標として測り、同じthermal modelへ返す測定です。手法ごとに区別したいのは、TTV（thermal test vehicle）、thermal test chip、TDTR / FDTR、3ω、micro-Raman、IR / lock-in thermographyのそれぞれが縦方向と横方向のどちらに感度を持ち、材料の熱伝導率k、interface conductance G、unit Rth、hotspot mapのどの指標を返すかです。
従来のpackage thermal designは、junction-to-case、junction-to-ambient、TTVのcase temperature、cold plate条件のように、縦方向の熱抵抗を中心に仕様化しやすい領域でした。3DIの公開資料を読み解くときに先に分けたい判定項目は次の2つです。
- 縦方向、cross-plane、through-stack: active die から hybrid bonding、microbump、underfill、interposer、TIM、lid / cold plate へ熱が抜けるか。
- 横方向、in-plane、lateral spreading: 局所hotspotが、薄化silicon、BEOL metal、RDL、interposer、heat spreader の面内方向へ広がってから縦方向の逃げ道へ届くか。
図1のように、3DIではdieが薄くなり、発熱源がstack内部へ入り、HBM / logic / cache / active base die の配置でhotspotが局在します。薄化siliconはheat spreaderとしての役割が減るため、縦方向の熱抵抗だけでなく、横方向へどれだけ拡散してから縦へ抜けるか が設計判断になります。
以下では、公開資料で読み取れる測定・解析の考え方を、Intel公開資料や3DIC thermal workflowで読み取れるthermal test / simulation / TTVの役割、vertical conductionとlateral conductionの分離、各手法の使い分け、3DIの熱測定で記録しておきたい項目の順に分類します。
なお、Intelや各OSAT / IDMの3DI測定recipeそのものは、多くが顧客資料、NDA資料、社内設計kit、test vehicle仕様に入ります。ここでは公開資料から読み取れる範囲に限定し、公開情報から推測した部分は推測として書き分けます。
公開資料では何を測っているか
Section titled “公開資料では何を測っているか”3DIの熱測定は、研究室の材料物性測定に加えて、製品化前のpackage design、floorplan、system-level test、信頼性の合否判定へ測定結果を渡します。
| 産業上の判断 | 公開資料で読み取れる測定・解析 | 出てくる値 | 3DIでの意味 |
|---|---|---|---|
| package / cooling solutionがSKU条件を満たすか | Processor Thermal Test Vehicle、thermal test die、case temperature、PTAT / stress test | TCASE、thermal margin、junction相当温度 | 実製品前に冷却系の合否判定に使う |
| 3D floorplanが熱的に条件を満たすか | 3DIC thermal workflow、Calibre 3DThermal等のsimulation、compact thermal model | power map別のTj、die間温度差、thermal coupling | chiplet配置、stack order、cooling boundaryを選定する |
| bonding / bump / underfillが縦方向のbottleneckか | stacked thermal test chip、heater / sensor array、cold plate条件 | die-to-die ΔT、unit Rth、pitch依存 | microbump / hybrid bond / underfill層の寄与を分ける |
| 薄膜・BEOL・界面の材料値がmodel入力として妥当か | 3ω、TDTR / FDTR / SSTR、test coupon | cross-plane k、in-plane k、interface conductance G | thermal modelへ入れる物性を測る |
| hotspotが横へ広がるか、局所に残るか | heater array、neighbor sensor、micro-Raman、IR / lock-in thermography、thermoreflectance imaging | temperature map、phase / amplitude、lateral spreading length | local hotspotの拡散範囲とfailure locationを特定する |
IntelのXeon thermal management資料 は、Intel PTATをthermal stress test / thermal margin測定、Processor Thermal Test Vehicleを実製品silicon前のmodeling design workに使う手法として示しています。この資料はXeon processor一般を対象にしていますが、Intelが公開面で示すthermal validationの基本は、TTVでpowerとtemperature boundaryを制御し、thermal solutionを検証する流れです。
3DIC設計側では、Intel FoundryとSiemensの3D IC thermal workflow が、3D ICではdie間のthermal couplingがfloor planning判断へ影響し、early planningからsignoffまで連続したthermal modelingが必要だと示しています。ここで必要になるmodel parameterは、材料coupon、interface measurement、stack test vehicle、system thermal testで校正します。公開資料から読み取れる流れは、test vehicleで測り、modelへフィードバックし、floorplan / package / cooling条件へ反映する ところまでを一続きにしたもので、単体の測定はその入口に当たります。
Intelの先端package公開資料では、Foveros Direct 3D technology brief が、sub-10 µm級のhybrid bondingによるtrue vertical die stackingと、die間の連続した熱経路を示しています。また Intel FoundryのAI / HPC向け資料 は、Foveros Direct 3D、EMIB 3.5D、advanced chiplet test、active thermal controlsを同じ文脈で比較しています。したがって、3DIの熱設計では、stack内部の縦方向熱経路だけでなく、先端パッケージングのlarge package / HBM / chiplet配置で生じる横方向のthermal couplingも同時に判定対象になります。
縦方向と横方向を最初に分ける
Section titled “縦方向と横方向を最初に分ける”縦方向: through-stackの熱抵抗
Section titled “縦方向: through-stackの熱抵抗”縦方向の測定は、発熱dieからcooling boundaryまでの温度差を電力で割る設計です。3DIで対象になるのは、次のような層です。
- active silicon / thinned silicon
- BEOL / RDL
- hybrid bonding interface
- Cu-Cu bond、microbump、solder、underfill
- TSV、interposer、substrate
- TIM、lid、heat spreader、cold plate
この方向の熱抵抗は、TEG / thermal test chip、steady-state thermal test、transient thermal test、JEDEC系ETM、TDTR / FDTR、3ωで測ります。ただし、測定値には 材料k、interface G、unit Rth、junction-to-case Rth のどれに当たるかを添えて記録します。同じ縦方向でも、材料couponと実stack testでは値の意味が異なります。
横方向: hotspotが面内へ逃げる能力
Section titled “横方向: hotspotが面内へ逃げる能力”横方向の測定では、発熱spotから周辺へ温度がどう広がるかを測ります。3DIではここが弱くなりやすいです。die thinningでsiliconのheat spreaderとしての役割が減り、BEOL / low-k / polymer / adhesive が横方向の熱拡散を制限します。
Electronics Coolingの3D chip stack microbump測定記事 は、3D stackではBEOL wiring layersとmicrobump layerが熱経路に入り、TSVを持つchipは薄化されるためhotspotからのheat spreading能力が下がると示しています。同じ記事では、測定不確かさの要因として、sensor calibrationに加えて、熱が縦方向だけでなくsubstrateや横方向へ逃げることを挙げています。
3D stack hotspot特性化の記事 も、TSVやdie-to-die connectionを含むtest chipでhotspot heaterとsensorを使い、薄いdieではthermal spreading resistanceが増えること、TSV配置によって熱が一度横方向へ移動してから縦方向へ抜けることを示しています。
Nature Communications Engineeringのreview は、3D heterogeneously integrated microelectronicsではstack内部の熱抽出が制限されるため、interlayer内に閉じ込められた熱は超薄substrateやinterlayer dielectricを通る横方向伝導にも依存すると述べています。この横方向伝導への依存が、3DIで横方向の熱伝導を別軸として測る理由です。
lateral heat spreadingはどう測るか
Section titled “lateral heat spreadingはどう測るか”横方向の熱伝導では、in-plane k を材料物性として測る工程に加えて、構造込みの温度応答を測ります。公開例のtest vehicleでは、heater size、sensor位置、die thickness、boundary conditionを変えて、hotspotから周辺sensorへの温度応答を比較します。
図2の左のように、heater直上だけでなく周辺、隣接die、edge、TSV array近傍にsensorを配置し、heaterからの距離に対する温度上昇の減衰を取ります。右の模式グラフのように、die thickness splitで薄化したsiliconはspreading resistanceが増えて直上の温度上昇が大きくなり、減衰が急になります。この減衰の距離がlateral decay length、sensor間の温度差から求める値がspreading resistanceです。
| 測りたい横方向の現象 | 代表的な測定設計 | 判断する値 |
|---|---|---|
| thin film / BEOL材料のin-plane k | TDTR / FDTRのspot size / modulation条件、3ωのheater幅・周波数依存、micro-Raman line scan | in-plane k、anisotropy ratio |
| thinned siliconのhotspot spreading | local heater、neighbor RTD、die thickness split | spreading resistance、lateral decay length |
| TSV / Cu pillar / RDLが熱を横方向へ伝えるか | TSV density split、microbump pitch split、heater array | temperature map、ΔT between sensors |
| package / interposer上のchiplet間thermal coupling | power map sweep、片側chiplet加熱、隣接die sensor | die-to-die thermal coupling coefficient |
| failure analysisで発熱点を特定する | IR / lock-in thermography、thermoreflectance、Raman mapping | hotspot location、phase delay、surface temperature map |
IBM ResearchのITherm 2025 BEOL測定概要 は、3ω techniqueでBEOL filmのcross-plane thermal conductivityを測り、同時にin-plane thermal transportへの感度を、AC周波数、heater幅、cross-plane kの関数として解析しています。この感度解析が、3ωで横方向まで測れるかを左右します。横方向を測るには、測定治具や解析modelがin-plane成分へ感度を持つように設計されているかが条件になります。
NISTのthermoreflectance instrumentation は、TDTR / FDTR / SSTRがthin film、embedded material、multilayer、interfaceを対象にし、in-planeとcross-planeのthermal conductivityを同時fitできる場合があること、またdepth sensitivityや2D property mappingにも対応することを示しています。3DIでは、TDTR / FDTRを、spot size、modulation frequency、layer modelを含めて横方向感度まで設計する手法として使い、薄膜の縦方向kだけの測定より広い役割を持たせます。
1. TEG / thermal test chip: 公開資料で中心に明記される測定
Section titled “1. TEG / thermal test chip: 公開資料で中心に明記される測定”3DIの熱測定計画を公開資料ベースで組み立てる場合、軸にしやすいのは TEG / thermal test chip です。3Dパッケージングの工程フローで組む製品stackに近い構造で、heater、temperature sensor、microbump pitch、underfill、die thickness、cooling boundaryを制御できるためです。
3DI用test chipには、少なくとも次を入れます。
- 発熱を再現するheater: 単一大面積、局所hotspot、複数zone
- temperature sensor: RTD、diode、ring oscillator、on-chip thermal sensor
- 位置情報: heater直上、neighbor、die-to-die aligned sensor、edge / center
- process split: microbump pitch、hybrid bonding condition、underfill有無、die thickness、TSV density
- boundary condition: TIM、cold plate、lid、socket、board、airflow
Electronics Coolingのmicrobump測定では、4層thermal chip stackにheaterとresistive temperature sensorを配置し、microbump pitchとunderfill有無でunit thermal resistanceを比較しています。温度差は隣接chip間のsensorで取り、heater面積と投入powerからunit Rthへ変換しています。
横方向を測る場合は、heater直上sensorに加えて、heaterの周辺、隣接die、edge側、TSV array近傍にsensorを配置し、温度の横方向減衰を測ります（図2）。heater sizeを変えれば、同じ縦方向Rthでもhotspot spreadingの差が出ます。ここで得る値は、構造とboundary condition込みの effective spreading resistance で、純粋な材料 k とは別の量です。
Intel公開情報の範囲でも、TTVはthermal solution validationの中心に据えられています。3DI専用TTVの詳細は公開されにくいですが、公開資料から読み取れるTTVの考え方は、stacked die、chiplet、interposer、HBM、active base dieの熱を測るときの参照軸になります。ここから先の具体的なtest vehicle layoutやsensor mapは公開情報の範囲では未確定で、自社のtest vehicle仕様で埋める部分です。
2. TDTR / FDTR / SSTR: 薄膜・界面・異方性を測る
Section titled “2. TDTR / FDTR / SSTR: 薄膜・界面・異方性を測る”TDTRは Time-Domain Thermoreflectance、FDTRは Frequency-Domain Thermoreflectance、SSTRは Steady-State Thermoreflectance です。金属transducer膜などにlaser heatingを与え、反射率変化から温度応答を取り出し、多層熱modelへfitして熱物性を推定します。
3DIでは次の対象に向きます。
- Cu pad、barrier、dielectric の薄膜熱伝導率
- bonding interface の thermal boundary resistance
- BEOL / silicon / dielectric の multilayer thermal response
- hybrid bonding coupon の界面品質比較
- process splitごとの 2D property mapping
- in-plane / cross-plane anisotropy の分離
TDTR / FDTRが受け持つのは、3D thermal modelへ入れる材料・界面・局所stackの係数で、製品package全体のRthはTEG / TTVのstack測定で取ります。3DIで横方向の熱拡散を測るなら、laser spot size、modulation frequency、transducer厚み、layer thickness、既知parameterの不確かさを変え、in-plane成分にどれだけ感度があるかを解析します。
注意点はmodel依存です。transducer膜の厚み・熱物性、spot size、laser absorption、surface roughness、層厚、既知parameterの不確かさが結果に入ります。hybrid bondingやBEOLのような異方性stackでは、fit結果だけでなく、sensitivity plotとuncertaintyを一緒に残します。
3. 3ω method: BEOLと絶縁薄膜のcross-plane / in-plane感度を設計する
Section titled “3. 3ω method: BEOLと絶縁薄膜のcross-plane / in-plane感度を設計する”3ω methodは、試料上の細い金属線をheaterとthermometerの両方として使うelectrothermal measurementです。交流電流で金属線を加熱し、温度による抵抗変化から3倍周波数成分を取り出して熱伝導率を推定します。
3DIでは次の対象に向きます。
- SiO2、low-k、OSG、SiN、TEOS などの誘電体薄膜
- BEOL stack の材料入力値
- underfill / polymer 材料のtest coupon
- cross-plane k と in-plane sensitivity の分離
- heater幅・周波数を変えたanisotropyの分離
NISTのthin film thermal conductivity assessment は、silicon上のinsulating thin filmsに対する公開資料上の代表的な測定候補として3ω methodを重視しています。また imecのBEOL thermal bottleneck記事 は、SiO2とOSG3.0の熱伝導率を3ω methodで抽出し、BEOL thermal modelの入力にしています。
横方向を測りたい場合は、heater線幅、heater間隔、周波数、膜厚、下地基板を変えます。狭いheaterや高周波条件では温度場が浅く・局所的になり、in-plane成分への感度が変化します。つまり3ωは「縦方向の薄膜k測定」として使うだけでなく、治具設計しだいでBEOL filmの横方向感度も判定材料になります。
4. Micro-Raman thermometry: local temperatureとin-plane kをつなぐ
Section titled “4. Micro-Raman thermometry: local temperatureとin-plane kをつなぐ”Micro-Raman thermometryは、Raman peak shift、linewidth、Stokes / anti-Stokes intensity ratioなどを温度指標として使う光学温度測定です。Raman signalが取れる材料なら、非接触で局所温度を推定可能です。
3DIでは次の対象に向きます。
- powered deviceの局所hotspot
- exposed silicon / semiconductor layerの温度分布
- 薄膜のin-plane thermal conductivity
- thermoreflectanceやIRでは分けにくい材料選択的な温度測定
Raman thermometry of microdevices は、microdeviceの非接触・材料選択的な温度測定にRaman thermometryを使える一方、peak positionがstrainの影響を受けることを示しています。Purdueのmicro-Raman thermometry論文 は、薄膜のin-plane thermal conductivityを抽出する際に、温度由来のRaman shiftと熱機械strain由来のshiftを分ける必要を示しています。
3DIでは、Raman測定を絶対温度計として使うには前提条件が付きます。stacking、bonding、thinning、warpageによるstrainがRaman peakへ入り、温度換算をずらすことがあるためです。測定前に同じ構造状態でtemperature calibrationを取り、absorptivity、laser self-heating、測定深さ、焦点位置を特定します。
5. IR / lock-in thermography: hotspot位置と横方向の広がりを判定する
Section titled “5. IR / lock-in thermography: hotspot位置と横方向の広がりを判定する”IR thermographyは、表面から出る赤外放射を使って温度分布を画像化します。Lock-in thermographyは、電圧や電力を周期的に印加し、temperature responseのamplitude / phaseを解析するため、微小な発熱源やburied defectの探索に使いやすくなります。
3DIでは次の対象に向きます。
- package表面、裏面、decap後die表面のhotspot
- short、leakage、ESD damage、局所発熱のfailure analysis
- powered deviceの温度分布
- RamanやTEGで定量測定する前のhotspot候補抽出
- chiplet間thermal couplingの面内map
Fraunhofer IISBのlock-in thermography技術ページ は、μW rangeのhotspot検出、2D / 3D defect localization、pulsed voltageによるIR signal測定を用途として示しています。どの装置がどの値を返すかを先に分ける点は検査・計測・オーバーレイ装置の役割分担と同じで、3DIでIR / lock-in thermographyが受け持つのは、熱源の位置、横方向の広がり、縦方向へ抜けるまでの遅れの測定です。熱伝導率そのものは3ωやTDTR / FDTRで取ります。
注意点はemissivity、表面加工、金属反射、mold compound、測定波長、空間分解能です。metal、passivation、underfill、silicon backsideが混在する3DIでは、同じ温度でも赤外信号が材料ごとに変化します。絶対温度へ換算する場合は、emissivity補正、黒体塗布可否、別温度計との校正、測定面の状態を記録します。
6. Laser flashは材料screeningに留める
Section titled “6. Laser flashは材料screeningに留める”Laser flash analysisは、bulk materialや比較的均質な試料のthermal diffusivity / conductivityの測定に使いやすい手法です。ただし3DIのmicrobump、underfill、BEOL、hybrid bonding interfaceのような微細・不均質・多層構造では、測定体積内に複数の熱経路が混ざります。
IBM Researchの3D chip stack論文概要 は、stacked chips with interconnectionsのようなheterogeneous specimenではlaser-flash methodに注意が必要で、steady-state methodを使ったと示しています。3DIでは、laser flashをTIM、lid、bulk substrateなどの材料screeningに留め、microbump layerやhybrid bonding interfaceはTEG、TDTR / FDTR、steady-state stack measurementで補います。
7. 公開情報から組み立てる熱判定観点の例
Section titled “7. 公開情報から組み立てる熱判定観点の例”ここでは公開情報から作る分類例として、3DIの熱伝導測定を次の観点に分けます。
| 順序 | 特定すること | 代表手法 | 出力 |
|---|---|---|---|
| 1 | power mapとcooling boundary | architecture thermal simulation、package model | hotspot候補、thermal coupling |
| 2 | 縦方向のstack構造 | cross-section、process split、TTV / thermal test chip | layer別Rth候補 |
| 3 | 横方向のsensor配置 | heater size split、neighbor sensor、die thickness split | spreading resistance、lateral decay |
| 4 | 材料・界面の係数 | 3ω、TDTR / FDTR / SSTR、coupon | cross-plane k、in-plane k、G |
| 5 | 実stackの有効Rth | stacked TEG、cold plate、transient / steady-state test | die-to-die ΔT、unit Rth |
| 6 | hotspot map | IR / lock-in、Raman、thermoreflectance | location、temperature map、phase delay |
| 7 | modelへ返す | FEM、compact thermal model、sensitivity analysis | design変更に使えるparameter |
この分類順にする理由は、3DIの温度上昇を導くには材料値に加えてstack構造と動作hotspotが必要で、bottleneck層を特定するには動作温度に加えて層別のRthが必要だからです。材料、界面、stack、動作hotspotを分け、それぞれの測定値を同じthermal modelへ返す観点で分解します。
8. 記録しておきたい判定項目
Section titled “8. 記録しておきたい判定項目”| 項目 | 記録する内容 |
|---|---|
| 目的 | vertical Rth、lateral spreading、material k、interface G、hotspot localization、model calibration |
| 対象構造 | W2W、D2W、microbump、hybrid bonding、interposer、HBM stack、logic-on-memory、active base die |
| 方向 | cross-plane、in-plane、die-to-die、junction-to-case、chiplet-to-chiplet |
| heater | size、shape、位置、power density、single-zone / multi-zone |
| sensor | 種類、位置、calibration、TCR、diode係数、RO係数 |
| boundary condition | cold plate、TIM、lid、socket、board、airflow、ambient、clamping pressure |
| geometry | die thickness、TTV、warpage、bondline thickness、bump pitch、TSV density |
| 光学条件 | Raman calibration、laser absorption、emissivity、transducer厚み、spot size、modulation frequency |
| 出力 | k、G、unit Rth、spreading resistance、temperature map、compact model parameter、uncertainty |
この表を使うと、熱伝導を測る という曖昧な依頼を、縦方向、横方向、材料、界面、実stack、hotspotへ分解可能です。実際のacceptance criteriaや社内recipeは公開資料の範囲外にあるため、ここではレビュー項目として比較します。
9. よくある失敗
Section titled “9. よくある失敗”9.1 vertical Rthだけでhotspotを示す
Section titled “9.1 vertical Rthだけでhotspotを示す”3DIでは、junction-to-case Rthが同じならhotspot温度も同じと受け取られやすいが、実際にはhotspotの面積、位置、die thickness、BEOL metal densityで局所温度が変化します。縦方向の値で熱設計を完了させる前に、lateral spreadingをsensor mapやoptical mapで測り、同じthermal modelで比べます。
9.2 IR画像を熱伝導率に変換してしまう
Section titled “9.2 IR画像を熱伝導率に変換してしまう”IR / lock-in thermographyが強いのはhotspot位置と温度応答のmapで、材料kやinterface Gは3ωやTDTR / FDTRで測る量です。熱伝導率へ変換する場合は、emissivity校正、geometry、boundary condition、heat conduction modelを前提にします。
9.3 couponの材料値を製品stackへそのまま入れる
Section titled “9.3 couponの材料値を製品stackへそのまま入れる”3ωやTDTRで測った材料値はthermal modelの入力になりますが、製品stackではvoid、roughness、bonding quality、underfill、warpage、die thinningが影響します。coupon値はstacked TEG / thermal test chipで校正します。
9.4 Intelなどの公開資料を社内recipeと混同する
Section titled “9.4 Intelなどの公開資料を社内recipeと混同する”Intel公開資料から読み取れるのは、Foveros / EMIB / advanced chiplet test / TTV / thermal workflowの考え方です。具体的な3DI test vehicle layout、sensor map、acceptance criteria、customer design kitの詳細は公開資料の範囲外にあります。記事や設計レビューでは、公開確認済みの事実と自社仮説を分けます。
3DIの熱伝導測定では、最初に 縦方向のthrough-stack resistance と 横方向のlateral heat spreading を分けます。従来のpackage thermal designは縦方向の熱抵抗を中心に仕様化してきた一方、3DIではdie thinning、stack内部hotspot、chiplet間thermal couplingによって横方向の測定が設計判断になります。
公開資料から分類できる測定の流れは、TTV / thermal test chipで実stackの温度応答を取り、TDTR / FDTR / SSTRや3ωで材料・界面parameterを取り、micro-RamanやIR / lock-in thermographyでhotspotと横方向の広がりを特定し、最後にcompact thermal model / FEMへ返す形です。測定法の名前より先に、どの熱経路を、どの方向で、どの指標へ変換するかを特定します。
この分け方が使われる場面は3つあります。chiplet配置とstack orderを選ぶ設計担当はpower map別のTjとdie間温度差を、hybrid bonding条件、underfill有無、die thicknessのprocess splitを組むプロセス担当はunit Rthとspreading resistanceを、hotspot位置を特定する解析・検査担当はIR / lock-in thermographyやRamanのtemperature mapを、それぞれ同じthermal modelへ返します。次に比較する軸は、stackの放熱がどこで限界に達するかを主題にする3DI / 3DIC の熱的限界と、接合界面の歩留まりと信頼性を主題にするHybrid Bondingの歩留まり・信頼性です。
- 先端パッケージングとは何か
- 3Dパッケージングの工程フロー
- 3DI / 3DIC の熱的限界
- Hybrid Bondingの歩留まり・信頼性
- Hybrid Bondingの位置合わせ・検査を分類する
- テストと選別
- 検査・計測・オーバーレイ装置の役割分担
- 歩留まりと欠陥管理
References
Section titled “References”- Intel, Thermal Management for Intel Xeon Processors
- Intel Foundry and Siemens, 3D IC thermal workflow
- Intel Foundry, Accelerating AI and HPC with advanced technologies
- Intel Foundry, Foveros Direct 3D Technology Brief
- NIST, Thermoreflectance Thermal Property Measurements
- NIST, Technology Trends Assessment - Thin Film Thermal Conductivity Measurement
- imec, Mitigating the thermal bottleneck in advanced interconnects
- IBM Research, Experimental Cross-Plane Thermal Transport Characterization of BEOL Materials and Sensitivity to In-Plane Thermal Transport
- Nature Communications Engineering, Thermal management of 3-D heterogeneously integrated microelectronics
- Electronics Cooling, Measured Thermal Resistance of Microbumps in 3D Chip Stacks
- Electronics Cooling, Modeling and Experimentation: Characterization of Hot Spot Dissipation in 3D Stacks
- Raman Thermometry of Microdevices: Comparing Methods to Minimize Error
- Purdue, Temperature and Strain Effects in Micro-Raman Thermometry for Measuring In-Plane Thermal Conductivity of Thin Films
- Fraunhofer IISB, Lock-In Thermography
- IBM Research, Thermal resistance measurements of interconnections for a 3D chip stack