テストと選別：後工程テストの5段階
完成した高価なパッケージが最後のSLTで落ちたとき、「この製品は不良です」で原因解析を打ち切ると、次ロットでも同じ損失を繰り返します。なぜ落ちたのか。不良源はダイ（die：個々のチップ本体）なのか、interposer（中間基板：複数ダイや基板をつなぐ配線部材）との接続なのか、package（外部端子や放熱構造を持つ製品形態）の放熱経路なのか、firmware（機器を起動・制御する組み込みソフト）を載せたsystem board（実機に近い試験基板）上の起動順序なのか。この4つの違いを切り分けて、解析結果を返す前段工程と、次ロットで減らす損失を先に特定します。
半導体はウェーハ（wafer：多数のダイを作り込む円形の基板）上に作られ、後工程で切り出され、パッケージに組み込まれます。テストと選別とは、この後工程の各段階で試験単位、測定条件、良品基準を試験仕様へ落とし込み、不良品を後段へ流す前に除外する工程です。このページでは、完成後に検出される不良をどの段階で前倒し検出できるか、最後のSLTで出た症状をどの前段工程へフィードバックするかを、5つの試験単位へ分けます。
工程は、ウェーハプローブ、部分実装後テスト、最終テスト、バーンイン、SLT（system-level testの略：実アプリケーションに近い状態で動作を走らせる試験）の順に進みます。先端パッケージでは、良品ダイ、interposer、substrate（パッケージ基板：外部端子側へ信号や電源をつなぐ基板）、完成package、system boardのどの段階で不良品の投入を停止するかが、歩留まりと損失配分を左右します。
Amkor の test services は wafer probe、package test、burn-in、system level test を別工程として列挙しています。Teradyne の Titan System Level Test は SLT を wafer test と package test に続く第三の test step と位置づけています。工程名ではなく、判定対象、減らす損失、フィードバック先で切り分けると、最後に検出した不良症状をフィードバックする温度時間条件・装置設定を特定します。
工程ごとに判定対象を切り分ける
Section titled “工程ごとに判定対象を切り分ける”同じ「テスト」でも、前工程の終端でダイを測るのか、組み立て途中の接続を検出するのか、完成品を出荷条件へ当てはめるのかで、試験対象が切り替わります。先に工程を縦に切り分け、SLTで最後に落ちた不良症状を5つの試験単位へ分解します。
- ウェーハプローブ: ウェーハ上のダイへprobe card（探針カード：ウェーハ上の電極へ一括接触する治具）を当て、不良ダイの後工程投入を止めます。known good die（良品ダイ：積層前に次工程へ投入できると判定済みのダイ）の候補もここで絞り込みます。SLTでboot failureが出てダイ起因を切り分ける場合は、前工程欠陥、面内ばらつき、良品ダイ選別へ解析結果を返します。
- 部分実装後テスト: ダイを切り出した後、またはinterposerやRDL（redistribution layerの略：端子位置を引き出す再配線層）などへ一部実装した段階で接続を測ります。良品ダイと不良接続を組み合わせてしまう損失をここで減らし、SLTでIP接続やpower railの不安定性として検出される前に、bonding（接合：ダイや基板を電気的・機械的につなぐ工程）、microbump（微細接続突起）、RDL、組立順序、接続抵抗へ解析結果を返します。
- 最終テスト: パッケージ後のデバイスをATE（automatic test equipmentの略：電気特性や機能を自動で測る試験装置）で測り、仕様外品を出荷ロットから除外します。SLTで起動や負荷時の不安定性として出る前に、package、socket、thermal path、顧客仕様へ解析結果を返します。
- バーンイン: 温度や電圧などの負荷をかけ、弱い初期不良を出荷前に発現させます。SLTで長時間負荷や発熱時のdriftとして出る前に、初期故障品を市場投入前に除外し、screening（選別試験：量産流で初期不良を除外する工程）条件、材料、設計余裕、qualification ruleへ解析結果を返します。
- SLT: package test後にsoftwareとhardwareを載せ、実動作に近い条件で起動と負荷を走らせます。ATEでは再現しにくい起動、電源、発熱、IP接続の不具合を検出し、power delivery、firmware、IP接続、system integration条件へ解析結果を返します。
5段階は、投入を停止する対象が段ごとに切り替わります。ウェーハプローブと部分実装後テストはパッケージ完成前に不良ダイと導通不良を除外し、最終テスト、バーンイン、SLTはパッケージ完成後に仕様外品、初期故障品、起動不良品を出荷前に除外します。前の2段で除外できた分だけ、後ろの3段が抱える損失が減ります。
Advantest の HA1200 は singulated die（個片化済みダイ：ウェーハから切り出した単体チップ）や partially assembled die（部分実装済みダイ：完成前に一部だけ組み立てた判定対象）を tester と連動して試験できる仕様として掲げ、Teradyne の Magnum 7H は HBM の base die wafer test、pre-singulated test、post-singulated test を別工程として載せています。
先に確定するのは、どの段階で何の投入を停止するかです。chiplet や HBM では、この分解軸を外すと、前工程不良、bonding 不良、thermal 不良、system-level 不良が同じ歩留まり低下に潰れてしまいます。
1. ウェーハプローブとknown good die（良品ダイ）
Section titled “1. ウェーハプローブとknown good die（良品ダイ）”ウェーハプローブでは、プローブカードを通じてダイ上のpad（電極パッド：試験装置が触れる平面接点）やbump（突起電極：実装時に接続する小さな金属突起）へ接触し、基本機能、DC特性、速度、メモリセル、wafer map（ウェーハマップ：不良位置を面内で示す地図）を取得します。結果は pass / fail の記録にとどまらず、known good die（良品ダイ）として積層工程へ投入してよい範囲を確定する入力です。
FormFactor の HFTAP Series は、2.5D / 3D advanced packaging の普及で known good die（良品ダイ）需要が増えており、wafer-level speed testing を next-generation known-good-die memory 向けに使うと位置づけています。
また TSMC-SoIC は、異なる chip size や node の known good die（良品ダイ）を heterogeneous integration する技術として SoIC を掲げています。
先端パッケージでウェーハプローブが持つ意味は、前工程末端の電気試験より広い範囲へ及びます。積む前に良品ダイの確度を上げるほど、interposer、substrate、HBM stack（high bandwidth memory stackの略：複数メモリダイを積む広帯域メモリ構造）、パッケージ組立を巻き込む損失を減らせます。後工程やSLTで不良が見つかった場合、ダイ単体だけでなく、周辺部材と組み立て時間も失います。
この差が、ウェーハプローブと部分実装後テストを前倒しする理由です。ダイ1個で済む段を通り過ぎるほど、interposer、substrate、HBM stack、組立時間が損失へ加算されます。
2. 部分実装後テストが増える理由
Section titled “2. 部分実装後テストが増える理由”Amkor の Test Flow for Advanced Packages は、advanced packages で individual components と組立工程の途中段階の両方を試験対象として示しています。
同資料は、known good die と assumed good interposers を組み合わせたあと、partially assembled unit（部分実装ユニット：完成前に一部だけ組み立てた状態）を test へ送り、die を追加するたびに接続検査や functional test を追加する流れを描いています。
Advantest の HA1200 も、完成品で測っていた試験範囲を組立前へ前倒しし、個片化済みダイや部分実装済みダイを tester と active thermal control で測る仕様を掲げています。
この段階が必要になる理由は次の 3 点です。
- 良品ダイと不良ダイを混在して積む損失を、積む前に減らしたい
- interposer、RDL、microbump、bonding 後に出る open / short（断線 / 短絡：つながらない、または意図せずつながる不良）を、full package 完成前に切り分けたい
- 高発熱 device では、途中段階でも thermal 条件を入れないと final test の歩留まりだけで不良源を切り分けにくい
chiplet や HBM では、ウェーハプローブで良品ダイを選んでも、SLTで見つかる積層後の open / short、接続抵抗、熱起因の不安定性までは検出しきれません。そのため、die を切り出した直後、interposerへ載せた後、HBM stackを組んだ後のどこで電気試験をもう一度入れるかを、組立手順（ダイや基板を順に組み合わせる流れ）に組み込みます。追加テストは測定回数を増やすためではなく、完成品SLTまで進むと原因を分けにくい損失を途中で減らすために入れます。
3. 最終テストとSLTの分担
Section titled “3. 最終テストとSLTの分担”最終テストは、package後のdeviceをdatasheet条件で測り、speed bin（速度等級：同じ製品群を出荷可能な動作速度で分ける区分）、消費電力、I/O、温度条件、出荷可否を確定する工程です。
Amkor の test services は final test と system level test を別工程として列挙しており、Teradyne の Magnum 7H も HBM の base die wafer test、pre-singulated test、post-singulated test を工程別に分離しています。
一方で Teradyne の Titan System Level Test は、SLT を wafer test と package test に続く third test process step と位置づけています。
ここで突き合わせるのは、ATE上の電気仕様だけではありません。SLTでは、softwareとhardwareを載せた状態で、起動順序、IP間接続、system performance、電源の安定性、発熱時の挙動を検出します。
このため、最終テストと SLT は置き換え関係ではありません。
- 最終テスト: datasheet 条件、speed bin、製品仕様、出荷可否を確定する
- SLT: 実アプリケーションに近い動作で、package test では取りにくい system behavior を補う
よくある誤解は、SLTを最終テストの精度を上げた上位版と受け取ることです。実際には、ATEの測定値がdatasheet仕様の範囲に収まったdeviceでも、boot、firmware、power rail、thermal throttling、IP接続で不安定になります。同じ症状をATE側で拾うには測定項目そのものを入れ替える必要があり、SLTのフィードバック先は最終テストとは別枠になります。mobile SoC、HPC、AI accelerator、HBM搭載deviceでは、package testだけでsystem behaviorを代替しにくい設計が増えます。
4. バーンインと信頼性試験
Section titled “4. バーンインと信頼性試験”バーンインと信頼性試験は、温度、電圧、湿度、時間などのstressを与え、初期不良や劣化モードを温度時間条件・装置設定へフィードバックする領域です。burn-in（バーンイン：負荷をかけて弱い初期不良を早めに発現させる試験）は、通常動作の範囲で見逃す不良を、出荷前に症状として検出します。
Texas Instruments の reliability testing は、temperature、humidity、voltage、current を代表的な acceleration stress として挙げています。
Amkor の test services も、burn-in と system level test の performance envelope が high power device に合わせて拡張していると記載しています。
ここで切り分けるべきなのは、量産 screening と qualification の違いです。
- screening（量産選別）：初期不良を量産流の前半で除外する
- qualification（認定試験）：長期使用で影響する failure mode を sample lot で確かめる
温度ストレスを入れる目的が全数の出荷採否なのか、設計や材料の認定なのかで、試験時間、sample 数、フィードバック先は切り替わります。全数 screening の条件を qualification と同じ意味で比較すると、量産の流れと信頼性試験の粒度が混ざり、SLTで出た温度依存の不安定性を、screening条件、材料、設計余裕のどこへフィードバックするかも切り分けにくくなります。
5. テストデータを温度時間条件・装置設定へフィードバックする
Section titled “5. テストデータを温度時間条件・装置設定へフィードバックする”| テスト段階 | よく検出される症状 | 主なフィードバック先 |
|---|---|---|
| ウェーハプローブ | 面内ばらつき、leakage、timing 異常、セル不良 | lithography、etch、CMP、配線、wafer map に基づく良品ダイ選別 |
| 部分実装後テスト | open / short、接続抵抗、warpage、高発熱時の異常 | interposer、RDL、bonding、underfill、組立順序、alignment |
| 最終テスト | speed bin 低下、温度 corner 異常、socket 依存の不安定性 | package、thermal path、contact、最終組立条件 |
| バーンイン / 信頼性試験 | 初期故障、温湿度依存、長時間 stress 後の drift | screening 条件、材料、設計余裕、qualification rule |
| SLT | boot failure、software / hardware 協調不良、power rail instability | power delivery、firmware、IP 接続、system board 条件 |
不良を検出した時点で解析を打ち切ると、修正すべき温度時間条件・装置設定は未特定のままになります。電気テストで出た症状は、歩留まりと欠陥管理 の defect / yield 分類と、検査・計測・オーバーレイ装置の役割分担 の物理検査結果を同じ表で比べます。
| 症状の型 | 電気テスト側の読み替え | 工程側で点検する対象 |
|---|---|---|
| wafer map に偏りが出る | die 単体の pass / fail ではなく面内ばらつき | lithography、etch、CMP、膜厚、配線 |
| package 後に speed bin が落ちる | silicon の性能だけでなく package / thermal path の寄与 | socket、contact、heat spreader、underfill |
| burn-in 後に drift する | 初期不良か長期劣化かを判別する | 材料、設計余裕、stress 条件、qualification rule |
| SLT で boot failure が出る | ATE 仕様外の system behavior | firmware、power delivery、IP 接続、board 条件 |
6. 装置と周辺機器
Section titled “6. 装置と周辺機器”テスト工程の条件は、tester 本体のほかに接触、搬送、温度制御、stress、system board がそろって満たされます。これらを役割別に分解すると、装置会社や OSAT の担当範囲を対応づけられます。
| 役割 | 主な装置 / 周辺 | 関連する一次情報 |
|---|---|---|
| wafer contact | prober、probe card、temperature chuck | Advantest HA1200、FormFactor HFTAP Series |
| package test | ATE、handler、socket、device interface | Amkor test services、Teradyne Magnum 7H |
| burn-in / stress | burn-in board、loader / unloader、stress rack | Amkor test services、TI reliability testing |
| system behavior | asynchronous SLT platform、DUT board、load / unload system | Teradyne Titan System Level Test |
装置比較を進める場合は、tester、prober、burn-in、OSAT を会社名で一覧にする前に、どの test step を担当する装置なのかを特定します。同じ「テスト装置」でも、wafer contact、package test、burn-in、SLT では顧客、消耗品、データのフィードバック先が違います。
最後に落ちた症状を前段工程へフィードバックする
Section titled “最後に落ちた症状を前段工程へフィードバックする”完成品が最後のSLTで落ちたとき、原因を一つの「不良」にまとめると対策が遅れます。ここまでの5段階へ当てはめると、症状は次のように切り分けられます。
- ダイ単体の弱さなら、ウェーハプローブと良品ダイ選別を再設定する
- 積んだ後のopen / shortや接続抵抗なら、部分実装後テストとbonding条件を再点検する
- 出荷仕様や温度cornerの問題なら、最終テストとpackage / socket / thermal pathを再点検する
- 時間やstressで出る初期不良なら、バーンインとscreening条件を再設計する
- boot、firmware、power rail、IP接続で崩れるなら、SLTとsystem integration条件を再現試験する
つまり、最後に不良を検出することが目的ではありません。最後に検出した症状を、どの前段で検出し、完成品SLTへ流す前に除外できたかまで追跡することが、テストと選別の本体です。
テストと選別の5段階は、製品設計ではspeed binと温度cornerの採否条件、組立工程では部分実装後テストをどの組立段階へ入れるか、信頼性の担当ではscreening条件とqualification ruleの分担、装置選定ではwafer contact、package test、burn-in、SLTのどのtest stepを担当する装置なのか、という判断で使います。次に比べる軸は、同じ症状を電気テストで拾うか物理検査で拾うかです。歩留まりと欠陥管理 のdefect / yield分類と、3Dパッケージングの工程フロー の組立順序を、同じ不良症状で比べます。
検索語別の参照順
Section titled “検索語別の参照順”| 検索語・調べたいこと | 最初に参照するページ | 次に接続するページ |
|---|---|---|
| 半導体テストとは何か | このページ | 歩留まりと欠陥管理 |
| ウェーハプローブと最終テストの違い | このページ | 後工程とパッケージング |
| known-good-die と部分実装後テストの位置 | このページ | 3Dパッケージングの工程フロー |
| バーンインと信頼性試験の違い | このページ | Hybrid Bondingの歩留まり・信頼性 |
| system-level test が拾う failure mode | このページ | 先端パッケージングとは何か |
| テスタ、プローバ、handler、OSAT の工程位置 | このページ | 工程別の装置と材料 |
- 後工程とパッケージング
- 先端パッケージングとは何か
- 3Dパッケージングの工程フロー
- Hybrid Bondingの歩留まり・信頼性
- 歩留まりと欠陥管理
- 検査・計測・オーバーレイ装置の役割分担
- 工程別の装置と材料