3Dパッケージングの工程フローと量産課題
接合後に overlay（位置ずれ量）や void（接合界面の空隙）が検出されたとき、原因が接合装置の設定にある場合と、前の thinning で生じた反り、CMP の dishing、洗浄後の queue time（待機時間）超過による再酸化にある場合とでは、直す工程が異なります。3Dパッケージングの量産で難しいのはこの切り分けで、SoIC や hybrid bonding の接合工程だけを切り出すと、CoWoS や InFO を含む先端パッケージの歩留まりを動かす工程は特定しにくいままです。
3Dパッケージングとは、薄化した wafer や die を上下に積み、Cu と dielectric を直接接合する hybrid bonding などで die 間を高密度に配線し、一つのパッケージにまとめる実装方式を指します。量産は temporary bond/debond（carrier への仮接合と剥離）、thinning（薄化）、接合前の表面形成、hybrid bonding、位置合わせ・検査、後段の歩留まり管理まで連結した production flow として動きます。このページは「どの工程が何を整え、どこでリスクが増え、次工程へ何を受け渡すか」を一本の線で分類し、読者が 7 工程の受け渡し条件を区別し、接合後の異常をどの前段工程へ返すか判断できるようにします。
hybrid bonding が量産フローへ組み込まれる一方で、差がつきやすい場所は接合装置単体より前の pre-bond flow にあり、その中でも前工程・CMP・洗浄が歩留まりを大きく動かしています。これは、hybrid bonding の価値が微細配線とそれを実現する表面制御の両方にあるとする imec の wafer-to-wafer 実証と、接合前の wet clean、plasma activation、in-situ metrology、queue-time control を一体で示す Applied Materials の Kinex から、このページが読み取った分類です。 known-good-die（積む前に選別した良品ダイ）、部分実装後テスト、最終テスト、SLT（system-level test：system board 上で実動作させて不良を検出する試験）の役割差は テストと選別 で工程段階ごとに分けています。
3Dパッケージング工程を順番に並べるとどうなるか
Section titled “3Dパッケージング工程を順番に並べるとどうなるか”図1 の上段 1〜4 は wafer と die の状態を整えて接合する工程、下段 5〜7 は接合した結果を測って前段へ返す工程です。各工程が次工程へ渡す条件は、1 で支持状態と機械強度、2 で厚みと反り、3 で平坦性・清浄度・queue time、4 で接合界面と位置精度、5 で overlay・void・bond quality の計測情報、6 で電気・熱・機械の健全性、7 で工程別の改善対象です。substrate / interposer（6b）は RDL、TGV、反り、信号損失の条件を並行して整え、6 の実装で stack と合流します。7 で切り分けた発生源は起点の工程 1〜4 へ返します。この 6b 側の、package substrate と interposer（中間基板：複数の die と基板をつなぐ配線部材）の材料上限は、ガラスコア基板と先端パッケージング で TGV、RDL、低反り、panel processing の関係として分けて分類しています。6 で stack と合流した後の mold、MUF、反り、void、吸湿・reflow は、半導体封止材（EMC・MUF） が材料 lot から failure 解析まで追います。表では各工程で揃える条件と補助ページを工程順に示します。
| 工程順 | 工程名 | ここで揃える条件 | 代表的な補助ページ |
|---|---|---|---|
| 1 | Temporary bond / debond | 支持状態、機械強度、debond 条件 | Temporary Bond / Debond と wafer thinning の量産判定条件 |
| 2 | Thinning | 厚み、反り、残留応力、搬送窓 | Temporary Bond / Debond と wafer thinning の量産判定条件 |
| 3 | Pre-bond flow | 平坦性、清浄度、再酸化管理、queue time | CMP：平坦化、欠陥、低k/新金属の判定項目、洗浄・表面前工程・再汚染管理 |
| 4 | Hybrid bonding | 接合面、位置精度、接合界面の品質 | Hybrid Bondingの基礎と量産判定条件、産業工程上の置き場所 |
| 5 | 位置合わせ・検査 | overlay、void、bond quality、フィードバック先設計 | Hybrid Bondingの位置合わせ・検査を分類する |
| 6 | 実装・部分実装後テスト | 電気特性、熱、機械健全性、導通異常の切り分け | テストと選別、先端パッケージングとは何か |
| 6b | Substrate / interposer | RDL、TGV、反り、信号損失 | ガラスコア基板と先端パッケージング |
| 7 | 歩留まり管理 | defect source の切り分け、改善対象の特定 | Hybrid Bondingの歩留まり・信頼性、歩留まりと欠陥管理 |
補助ページ列に挙げた関連ページの役割は分けています。先端パッケージングとは何か は全体像、Hybrid Bondingの基礎と量産判定条件 は接合原理、Hybrid Bondingは産業のどの工程に使われるか は産業上の工程配置、Hybrid Bondingの位置合わせ・検査を分類する は接合後の測定結果を前段の装置設定へ返す流れを担当します。この切り分けを根拠に、このページは temporary bond/debond からテストまでの順序と受け渡し条件に絞ります。
どの量産課題ならどのページから突き合わせるか
Section titled “どの量産課題ならどのページから突き合わせるか”| 量産課題 | 最初に調べる工程 | 補助ページ | vendor 比較で比べる項目 |
|---|---|---|---|
| 薄化後の反りと搬送 | Temporary bond / debond、Thinning | Temporary Bond / Debond と wafer thinning の量産判定条件 | debond、wafer removal、thinning をどこまで一貫装置で持つか |
| 接合前の表面状態 | Pre-bond flow | CMP：平坦化、欠陥、低k/新金属の判定項目、洗浄・表面前工程・再汚染管理 | wet clean、activation、queue-time control をどう分類するか |
| 接合精度と void | Hybrid bonding、位置合わせ・検査 | Hybrid Bondingの基礎と量産判定条件、Hybrid Bondingの位置合わせ・検査を分類する | bonding system と metrology linkage をどこまで統合するか |
| known-good-die と部分実装後テストの入れ方 | 実装・部分実装後テスト | テストと選別 | wafer probe、部分実装後テスト、最終テスト、SLT をどの組立段階へ入れるか |
| HBM-on-GPU や高発熱logicの3D化 | 実装・部分実装後テスト、熱設計 | 3DI / 3DIC の熱的限界 | stack order、power map、cooling boundary、thermal-aware signoff をどう前倒しするか |
| 熱伝導率・熱抵抗・hotspotの測り分け | 実装・部分実装後テスト、熱設計 | 3DIの熱伝導測定法 | TTV / thermal test chip、TDTR / FDTR、3ω、Raman、IRのどれで縦方向Rth、横方向spreading、材料k、界面G、温度分布を測るか |
| 後段で検出される歩留まり劣化 | 実装・テスト、歩留まり管理 | Hybrid Bondingの歩留まり・信頼性、歩留まりと欠陥管理 | defect source を前段工程へ返すための測定と再作業の設計 |
| ベンダーごとの担当範囲 | 全工程 | AMAT・Lam・TELの3D実装装置を比較する | bonding、debond、thinning、gap fill、wet clean、計測のどこを担当するか |
3Dパッケージングを構成する7工程
Section titled “3Dパッケージングを構成する7工程”1. Temporary bond / debond
Section titled “1. Temporary bond / debond”- 工程目的: 薄化や後段加工に耐えられる支持状態を作る
- 主要リスク: 熱履歴による変形、後段 debond 条件の上限、支持材起因の反り
- 次工程への受け渡し条件: 薄化工程に入れても機械強度と平坦性が保てること
TEL の Synapse / Ulucus 系列 では、temporary bonding、debonding、wafer removal、thinning までが production flow として並んでいます。これは 3Dパッケージングで最初に決まる上限が、接合精度より前に、どこまで薄くできるか、どの状態で搬送するかにあることを示しています。
carrier、bonding material、debond mode、post-debond clean に加えて、bond stack、release mode、grind / clean chain までの分類は、Temporary Bond / Debond と wafer thinning の量産判定条件 に切り分けています。
2. Thinning
Section titled “2. Thinning”- 工程目的: 接合対象の厚みを落とし、高密度な die 間配線に必要な構造条件を作る
- 主要リスク: wafer bow、クラック、搬送窓の縮小、残留応力
- 次工程への受け渡し条件: 反りと機械強度が pre-bond flow で扱える範囲に収まっていること
薄化が進むほど、位置合わせと表面形成の難易度は上がります。Lam の SP Series が substrate thinning と stress relief を advanced WLP の主要用途に入れているのも、薄化が後段の接合・検査・搬送すべてに影響するからです。
grinding、stress relief、scrub clean、wet etch、film-frame への受け渡しまでの流れは、Temporary Bond / Debond と wafer thinning の量産判定条件 でまとめています。
3. Pre-bond flow: 前工程・CMP・洗浄
Section titled “3. Pre-bond flow: 前工程・CMP・洗浄”- 工程目的: 接合面の平坦性、清浄度、酸化状態、粒子状態を量産条件で整える
- 主要リスク: dishing、erosion、microscratch、残渣、再酸化、queue time 超過
- 次工程への受け渡し条件: 接合面が平坦で清浄であり、待機時間を含めて bonding window 内にあること
このページの主要判定条件はここです。hybrid bonding の量産関門が接合装置単体より前の pre-bond flow にあり、その中でも前工程・CMP・洗浄が歩留まりを大きく動かす、というのは、直後に引く Applied Materials の Kinex と、「4. Hybrid bonding」で引く imec の実証から読み取った分類です。歩留まり寄与を工程別に数値で切り分けた公開データは、この記事の出典の範囲外にあります。
Applied Materials の Kinex は wet clean、plasma activation、in-situ metrology、queue-time control を一体で示しています。これは接合前に必要な条件が、表面活性化だけでなく、洗浄後の再汚染防止と工程間時間の管理まで含むことを示しています。
CMP・平坦化工程 で分類しているように、CMP は表面を平らにする工程に加えて、接合面の局所段差と界面状態を左右します。3Dパッケージングの接合面では、dishing や erosion（CMP 後に残る局所的な表面段差）が局所的な接合不良や応力集中につながり、post-CMP clean が弱いと粒子や残渣が界面不良の起点になります。
4. Hybrid bonding
Section titled “4. Hybrid bonding”- 工程目的: Cu と dielectric を直接接合し、高密度な die-to-die / die-to-wafer 配線を実現する
- 主要リスク: 微小段差、酸化、粒子、位置ずれがそのまま不良につながること
- 次工程への受け渡し条件: 接合界面の品質と位置精度が検査工程で合否判定できる状態になっていること
imec の wafer-to-wafer hybrid bonding 実証 と die-to-wafer hybrid bonding 実証 が示しているのは、hybrid bonding の価値が微細配線だけでなく、その微細配線を実現する表面制御にあることです。接合原理そのものは Hybrid Bondingの基礎と量産判定条件 で分類しています。
TSMC 2024 Annual Report p.102 が SoIC を production line の一部に含め、Intel の data center 向け先端技術資料 が Foveros Direct 3D を高密度配線の文脈で示していることからも、hybrid bonding は研究段階を過ぎ、量産フローに組み込まれています。
5. 位置合わせ・検査
Section titled “5. 位置合わせ・検査”- 工程目的: overlay、void、bond quality を突き合わせ、接合結果を定量化する
- 主要リスク: bonded 後に初めて検出される異常の切り分けが難しいこと
- 次工程への受け渡し条件: defect source を前段工程へ返せるだけの計測情報が揃っていること
EV Group の EVG40 D2W は bonded 後の overlay 計測、EVG20 IR Inspection System は bonded stack の void 検出と bond strength 測定、ASML YieldStar 1390 は高精度 overlay 計測の代表例です。検査結果をどの温度時間条件・装置設定へ返すかの詳細は Hybrid Bondingの位置合わせ・検査を分類する が補助になります。
よくある誤解として、overlay、void、bond quality で検出される異常は接合装置に起因すると受け取られやすいが、実際には接合前の表面処理の不足、CMP由来の表面欠陥、洗浄後の再汚染、薄化による反りも、接合後に位置ずれや界面不良として検出されます。
6. 実装・テスト
Section titled “6. 実装・テスト”- 工程目的: 3D stack をパッケージとして実現させ、電気・熱・機械の健全性を測定する
- 主要リスク: 接合起因の不良が後段で遅れて顕在化すること
- 次工程への受け渡し条件: 不良解析と量産条件の更新に返せる測定結果と合否判定結果が取れていること
3Dパッケージングの歩留まりは、接合の後に続く実装とテストまで含めて確定します。CoWoS や InFO のような先端パッケージ群の量産でも、歩留まりを判断する範囲は同じです。接合直後の検査では検出されにくい問題が、実装後の電気特性や熱挙動で検出されることもあります。この段階で問題になる熱挙動のうち、3D積層で logic、HBM、SRAM、I/O を上下に近づける時の thermal path、hotspot、double-sided cooling、thermal-aware signoff は、3DI / 3DIC の熱的限界 に切り分けています。TTV / thermal test chip、TDTR / FDTR、3ω、micro-Raman、IR thermography を使い、縦方向の through-stack 熱抵抗と横方向の lateral spreading を分ける測定設計は、3DIの熱伝導測定法 に分けています。
ここで分けたい test stage は複数あります。テストと選別 で詳しく分類しているように、3Dパッケージでは積む前、積んだ途中、package 後、system 動作の各段階でフィードバック先が変化します。
| テスト段階 | 主対象 | ここで検出する異常 | 主に返す先 |
|---|---|---|---|
| ウェーハプローブ | wafer 上 die、良品ダイ 候補 | 面内ばらつき、cell 不良、leakage、timing 異常 | 前温度時間条件・装置設定、wafer map、良品ダイ 選別 |
| 部分実装後テスト | 組立途中の interposer や stack | open / short、接続抵抗、局所発熱、bonding 後の異常 | interposer、RDL、alignment、bonding、組立順序 |
| 最終テスト / SLT | package 後 device、module、system board | datasheet 条件逸脱、boot failure、power rail instability、system behavior | thermal path、package 条件、power delivery、firmware、system integration 条件 |
7. 歩留まり管理
Section titled “7. 歩留まり管理”- 工程目的: どの工程が defect source になっているかを切り分け、production flow に返す
- 主要リスク: 不良が接合後に検出されても発生源は前段にあるため、責任工程が曖昧になりやすいこと
- 次工程への受け渡し条件: 工程別に改善対象が特定され、再発防止条件に落ちていること
歩留まりの判定条件を分けるときは、検査・計測・オーバーレイ装置の入門 と 歩留まりと欠陥の基礎 を合わせて、欠陥検出、位置ずれ補正、電気検査の役割分担を工程ごとに区別します。特に判定条件になりやすいのは次の 5 点です。
- wafer bow / handling stress: temporary bond、thinning、debond 起点で位置ずれやクラックに波及する
- 表面段差: CMP 条件や dishing、erosion が局所的な接合不良を引き起こす
- 粒子・残渣: post-CMP clean や wet clean の不足が void や未接合を増やす
- 再酸化・待機時間: 前工程後の queue time が接合強度と再現性を落とす
- overlay drift: 薄化後の反りや装置間ずれが bonded 後の位置精度悪化を引き起こす
図2 の 5 行は、接合後の位置合わせ・検査と実装・テストで検出される異常を、起点になる工程まで左へたどったものです。位置ずれとクラックは temporary bond・thinning・debond の反りと handling stress、局所的な接合不良は CMP の dishing・erosion、void と未接合は post-CMP clean・wet clean 後の粒子・残渣、接合強度と再現性の低下は queue time 超過による再酸化、bonded 後の位置精度悪化は薄化後の反りと装置間ずれが起点です。検出された工程と発生源の工程が異なるため、7 の歩留まり管理では測定結果を起点工程へ返し、再発防止条件に落とすところまでが受け渡し条件になります。
Hybrid bonding 単独の歩留まり・信頼性を failure mode 別に分類したい場合は、Hybrid Bondingの歩留まり・信頼性 を合わせると、pre-bond flow から qualification までを一続きに追いやすくなります。
vendor 比較へ進む前に特定する比較軸
Section titled “vendor 比較へ進む前に特定する比較軸”AMAT・Lam・TELの3D実装ツール比較 に進む前に、各社の役割は次の 3 点で分類するとつながりやすくなります。
- AMAT: pre-bond flow と bonding を統合し、接合前後の一体管理を前に出している
- TEL: temporary bond/debond、thinning、permanent bonding を production flow として連結している
- Lam: wet clean、gap fill、edge / stress 周辺で failure mode を抑える支援工程が目立つ
vendor 比較は、装置名の一覧より、3Dパッケージングのどの関門を支えるかで分類すると実務に近くなります。
この工程順は、設計担当が stack order と thermal path を確定する段階、プロセス担当が CMP・洗浄の条件と queue time を管理する段階、検査担当が overlay・void の測定結果をどの温度時間条件・装置設定へ返すかを選ぶ段階、解析担当が後段テストで検出した不良の発生源を切り分ける段階で使います。次に比較する軸は、接合後の測定結果をどこへ返すかを分類した Hybrid Bondingの位置合わせ・検査を分類する と、failure mode 別に pre-bond flow から qualification までをたどる Hybrid Bondingの歩留まり・信頼性 で、装置側から比較する場合は AMAT・Lam・TELの3D実装ツール比較 が続きます。
References
Section titled “References”- imec: Wafer-to-wafer hybrid bonding: pushing the boundaries to 400nm interconnect pitch
- imec: Die-to-wafer hybrid bonding with 2-µm Cu interconnect pad pitch
- Applied Materials, Kinex Integrated Die-to-Wafer Hybrid Bonding System
- Tokyo Electron, 3D Integration Synapse / Ulucus Series
- Lam Research, SP Series Product Family
- EV Group, EVG40 D2W
- EV Group, EVG20 IR Inspection System
- ASML, YieldStar 1390
- TSMC 2024 Annual Report p.102
- Intel: Cutting-Edge Process Technologies for Data Center