先端パッケージングとは？ GPUへHBMデータを届ける2.5D・3D実装
GPUの演算器へHBM（High Bandwidth Memory、高帯域幅メモリ）からデータが届く経路の詰まりが、AIアクセラレータの性能ボトルネックになります。演算器数を増やすほど、GPUとHBMの間を通る信号本数、配線長、伝送電力が次の難所になります。一般的な基板上の配線密度は、広いI/O（input/output、入出力信号線）に必要な本数を限ります。
先端パッケージング（advanced packaging）とは、複数の半導体ダイを同じパッケージ内で高密度に配線し、帯域・電力・熱・歩留まりをシステムとして設計する技術群です。 この記事ではGPUとHBMを例に、2.5D、CoWoS、EMIB、3D積層、Hybrid Bondingを「ダイ配置」「配線層」「量産時の点検項目」に分解します。
GPUとHBMの間では、何が詰まるのか
Section titled “GPUとHBMの間では、何が詰まるのか”GPUは多数の演算を並列に進めます。メモリから届くデータの待ち時間が増えると、演算器の稼働率が下がります。HBMは多数の信号線を短い距離で平行に通し、一度に動かすデータ量を増やす広いI/Oを使います。
MicronのHBM2E技術資料にある比較例では、HBM2Eは1デバイス当たり1,024本のI/Oを使い、GDDR6系より低い1ピン当たり速度でも大きな総帯域を作ります。この特定世代の数値は、少数の高速線と、多数の比較的低速な短距離配線を対比する材料です。現行世代の一例として、MicronのHBM3E製品ページは1スタック当たり1.2TB/s超を記載しています。
GPUとHBMの短い経路へ広いI/Oを配線すると、演算器へ届くデータ量が増えます。配線本数と寸法は概念表現です。
HBM（High Bandwidth Memory）は、複数のDRAMダイを縦に積み、シリコン貫通電極（TSV: Through-Silicon Via）が各層を導通させるメモリです。SamsungのHBM公式ページも、TSV積層と広いインターフェースを中心構造として示しています。GPUとの広いI/Oには、両者を同じパッケージ内で結ぶ高密度な配線層が加わります。
2.5DはGPUとHBMを横に配置する
Section titled “2.5DはGPUとHBMを横に配置する”AI向けパッケージで広く使われる2.5D実装では、GPUやアクセラレータのロジックダイと、複数のHBMスタックを横方向に配置します。直下の**インターポーザ（interposer）**が、通常のプリント基板より細かい配線でダイ同士を結びます。さらに下のパッケージ基板が、電源供給とマザーボードへの外部I/Oを担当します。
2.5DではHBM内部が縦積み、GPUとHBMがインターポーザ上の横配置です。層厚とダイ数は模式化しています。
TSMCのCoWoS公式ページは、CoWoS-Sを大面積シリコンインターポーザ上へロジックchipletとHBMを統合する方式に位置づけています。同じCoWoS familyでも、CoWoS-RはRDL（Redistribution Layer、再配線層）インターポーザ、CoWoS-LはRDLと局所シリコン配線を組み合わせます。CoWoSはTSMCが提供する2.5D系のplatform familyであり、複数の断面構造を含みます。
よくある誤解は「HBMがGPUの真上に載っている」というものです。典型的な2.5D構造ではGPUとHBMが横方向に配置され、HBM内部のDRAMダイが縦積みです。GPUなどのロジックダイを別のダイへ直接重ねる3D積層は、別の熱経路と配線方式を使います。
構造名と企業別platform名を分ける
Section titled “構造名と企業別platform名を分ける”パッケージ名を比較するときは、一般的な構造名と企業別platform名を分けます。2.5D、fan-out、3D積層、hybrid bondingは構造や配線方式の分類です。一方、CoWoS、EMIB、Foveros、SoICは各社の技術platform名です。TSMCの3DFabric portfolioも、CoWoS、InFO、SoICを別の技術familyとして配置しています。
| 分類 | ダイ配置と配線 | 代表的な公開名称 | 主な比較項目 |
|---|---|---|---|
| 2.5Dインターポーザ | ダイを横方向に配置し、面状の中間配線で結ぶ | CoWoS-S、Foveros-S | 配線密度、面積、電源、熱、コスト |
| 局所シリコンbridge | ダイ間に必要な部分だけ細かいbridgeを配置 | Intel EMIB、CoWoS-LのLSI | bridge配置、基板配線、組立性 |
| RDLインターポーザ | ダイを横方向に配置し、polymerとCuの再配線層で結ぶ | CoWoS-R、Foveros-R | RDL歩留まり、反り、配線長 |
| Fan-out | mold上の再配線層でダイ外へI/Oを広げる | InFO | moldとRDLの反り、配線長、薄型化 |
| 3D積層 | ロジックchipletを上下に積む | Foveros、SoIC | 熱、積層順、known-good-die |
| Hybrid Bonding | Cuと絶縁膜の面を直接接合する | Foveros Direct、SoIC | 平坦度、清浄度、位置合わせ、検査 |
左の2.5Dは全面配線、中央のbridgeはダイ間の局所配線、右の3Dは上下方向の短い配線です。寸法比は模式化しています。
IntelのAdvanced Chiplet Packagingは、EMIBをパッケージ基板へ埋め込む局所シリコンbridgeに位置づけ、logic-to-HBM配線への用途を記載しています。同ページのFoveros Directは、Cu-to-Cu Hybrid Bondingによる3D積層です。横方向のEMIBと、上下方向のFoverosを組み合わせる3.5D構成もあります。
CoWoSと3Dは二者択一を超えて併用されます。横方向にHBMを配置する2.5Dと、ロジックchipletを上下に積む3Dを同じパッケージ内へ組み込む構成もあります。3Dパッケージングの工程フローは、積層前後の検査位置まで工程順に示します。
近づけるほど、四つの量産gateが加わる
Section titled “近づけるほど、四つの量産gateが加わる”短く広い配線は、GPUへのデータ供給を改善します。量産品は、配線密度に加えて次の四つのgateを同時に通過します。
- 電源・信号：広いI/Oへ安定して電力を供給し、同時に切り替わる信号の品質を保つ。
- 熱：GPUとHBMが作る熱を、パッケージと冷却機構を通して放熱する。
- 機械・接合：大面積化による反りや材料の熱膨張差が、bumpや接合界面へ与える応力を管理する。
- 歩留まり・検査：不良ダイを後段投入から除外し、損失を限定する段階を確定する。
TSMCのCoWoS-R公式ページは、RDL層とC4/underfill層がSoCと基板の熱膨張係数差を緩衝する点を挙げています。IntelのAdvanced Chiplet Testは、最終組立前のknown-good-die（良品選別を終えたダイ）に向けたwafer sort、die sort、burn-inを工程別に示しています。配線方式の選定は、電気性能、材料、検査を含む製造フローの選定でもあります。
高帯域配線は最初のgateです。周囲の四場面は、電気、熱・反り、不良選別、実負荷の測定結果を設計へfeedbackする流れを示します。
熱設計では最高温度、ダイの積層順、局所hotspot、界面の熱抵抗、冷却面までの経路を別々に測ります。3DI / 3DICの熱的限界は設計上の限界条件を、3DIの熱伝導測定法はTTV、TDTR、Raman、IRなどの測定対象を分類しています。
先端パッケージを支える四つの仕事
Section titled “先端パッケージを支える四つの仕事”各担当は同じ断面図から異なる測定項目と設計変数を抽出します。
- アーキテクチャ・パッケージ設計は、GPU、HBM、I/O chipletの配置、必要帯域、電源、インターポーザやbridgeの範囲を確定します。
- プロセス・実装技術は、RDL、bump、underfill、bonding、molding、研削の温度・時間、材料界面、装置設定と、反り・接合不良の関係を詰めます。
- 検査・テスト技術は、wafer sort、die sort、部分実装後テスト、最終テストのどの段階で不良ダイを後工程投入から除外するか設計します。テストと選別は各段階の判定対象を示します。
- 計測・解析・信頼性は、overlay、接合界面、熱抵抗、電源・信号品質、温度サイクル後の変化を測り、設計寸法と装置設定へfeedbackします。
装置調査では、会社名の一覧より、薄化・接合・成膜・エッチング・検査という工程位置を先に特定します。Hybrid Bondingが産業のどの工程に入るかは、pre-bondからpost-bond計測までを工程順に追跡します。
よくある質問
Section titled “よくある質問”先端パッケージは後工程の一部ですか？
Section titled “先端パッケージは後工程の一部ですか？”製造分類では後工程に含まれます。製品開発では、ダイ分割、メモリ帯域、電源、熱、testabilityを設計初期に選定し、システム統合へ組み込みます。
HBMはGPUの上に積まれていますか？
Section titled “HBMはGPUの上に積まれていますか？”HBM内部のDRAMダイは縦積みです。一般的な2.5DパッケージではHBMスタックとGPUをインターポーザ上へ横方向に配置します。ロジックダイ同士を上下に積む構造が3D積層です。
CoWoSと2.5Dは同じ意味ですか？
Section titled “CoWoSと2.5Dは同じ意味ですか？”役割が異なります。2.5Dは横方向に配置したダイを高密度な中間配線で結ぶ一般分類です。CoWoSはTSMCのplatform familyで、シリコンインターポーザ、RDL、局所シリコン配線を使う複数の構成があります。
Hybrid Bondingは2.5Dを置き換えますか？
Section titled “Hybrid Bondingは2.5Dを置き換えますか？”役割が異なります。Hybrid Bondingは上下方向の高密度配線に使われ、平坦度、清浄度、位置合わせ、熱、検査に厳しい要求を課します。製品内で2.5D、bridge、microbump（微細はんだ突起）、Hybrid Bondingを併用する構成もあります。Hybrid Bondingの基礎は平坦度から接合後検査までの条件を示します。
まとめ：製品名をデータ経路と量産gateへ分解する
Section titled “まとめ：製品名をデータ経路と量産gateへ分解する”先端パッケージングは、GPUとHBMの短い経路へ広いI/Oを作り、その構造を電源・熱・機械・検査の四つのgateで量産可能にする技術です。
記事や製品資料を分析するときは、「ダイは横方向か上下積層か」「全面インターポーザか局所bridgeか」「どの検査段階で不良ダイを後工程投入から除外するか」を抽出してください。この三項目が、CoWoS、EMIB、Foveros、SoICを共通の技術軸へ写す比較表になります。