ガラスコア基板とは｜永久コアの構造とTGV・RDLの測定項目

同じ「ガラス」という材料名が、coreとtemporary carrierの違いを隠します。ガラスコア基板とは、Through-Glass Via（TGV、ガラス貫通電極）と両面のredistribution layer（RDL、再配線層）を支え、最終packageに残る電気・機械構造です。carrierは加工中の薄いwaferを支え、debondとcleanで製品構成から除去されます。

この記事は、ガラス素材の公表物性、TGV形成方式、金属化、パネル寸法安定性、信頼性試験を工程順に結び、熱膨張係数（CTE）、規定測定領域内の厚さ差であるTTV、平坦度、TGV形状から、RDLの位置合わせ、反り、導通・絶縁、crackまでを、どのsampleで同時測定するかを示します。

Coreは製品に残り、carrierはdebondで除去される

SCHOTTの製品ページはwafer thinningやhandlingに使うglass carrierと、高密度配線を担うglass core substrateを別用途に分けています。製品lifecycleを分類軸にすると、coreは最終package、carrierは加工途中に属します。

標準側でも同じ分割が採られています。SEMI 3D16は、TGVやblind viaの有無にかかわらずpackageやdevice内へ永久に組み込まれるガラス基材について、interposerやRF deviceを含む用途向けの寸法・熱特性を規定し、円形waferと角形panelの双方を対象にします。対してcarrier側は別規格です。SEMI 3D2は、temporary bond状態で使う3DS-IC用glass carrier waferの寸法・熱・前処理特性を規定し、nominal径200 mm・300 mm、厚さ700 µmを基準とする調達指針として書かれています。panel工程向けの規格も別に立っており、SEMI 3D23はglass carrierの外形を510 mm×515 mmと600 mm×600 mmで規定します。

よくある誤解は、glass coreとtemporary carrierを同一の性能表で比較することです。coreはpackageに残って上下RDL間の電流経路を維持します。carrierはtemporary bond / debondとwafer thinningの間だけ支持を担い、releaseとcleanの後に製品構成から除去されます。coreの信頼性には、TGV/RDL、反り、thermal cycling（温度を繰り返し変える信頼性試験）の測定値を使います。

01 / 永久coreと一時carrierの分け方

図1　coreはTGVと上下RDLを保持して最終packageに残り、carrierはdebondとcleanで製品構成から除去されます。受け入れ規格も測定項目も別立てのため、受け入れ表はcore側とcarrier側で分けます。

左のamber層はTGVと上下RDLを保持したまま製品寿命へ入ります。右上はthinned wafer、bond layer、temporary carrierを重ねた加工中のstackで、debondとcleanの後にproduct waferが残り、tealのcarrierは製品構成から除去されます。矢印はcarrierの分離方向を示すlifecycle模式で、装置構成と工程寸法は表現対象外です。下2段のとおり、coreでは寸法・TGV・RDL・信頼性、carrierではbond uniformity・release条件・残渣・薄化後TTVを測定します。

TGVと両面RDLが上下の導通経路を作る

Corningのtechnology articleでは、Glass CoreをTGVを備えたadvanced packaging向けglass-based substrateと記載しています。TGVはglass coreを垂直に貫く導体で、上面RDLと下面RDLの間に電流経路を作ります。RDLはchipletやHBMの端子位置をpackage側の配線へ引き直す薄膜配線です。

LPKFのglass coreではTGVが両面RDLを結ぶvertical interconnectになります。Dai Nippon PrintingのIMAPS 2024 test vehicleではmetallized TGV、両面RDL、両面polymer dielectricを一つのstackへ形成し、CuとglassのCTE差に対する抵抗変化をthermal cycle後に測定しました。

Samtecのglass-core platformは、thin-film RDL、高aspect-ratio TGV（via深さをvia径で割った比が大きいTGV）、高周波測定を組み合わせます。工程の並び自体は公的研究機関の設備構成からも読み取れます。Georgia TechのPackaging Research Centerは、最大300 mm×300 mmのglass-core package panel設備にlithography、lamination、RDL/TGV metallization、laser drilling、chiplet embeddingを備えると記載しています。代表的なintegration flowは、TGV形成、seed layer（めっきを開始する薄い導電層）とめっき、両面RDL、via-to-pad registration（viaとpadの位置ずれ）、電気検査です。metallization法とRDL stackごとに工程順序を記録し、個別工程を3D packagingの工程flowへ対応付けます。

ガラス素材の公表物性がCTE mismatchの出発点になる

素材固有の物性値は、後段の反り、割れ、高周波損失の入力値になります。SCHOTTのAF 32 eco datasheetは、20 °C–300 °CのCTEを3.2×10⁻⁶ K⁻¹、転移温度Tgを717 °C、ヤング率を74.8 kN/mm²、ポアソン比を0.24、密度を2.43 g/cm³、Knoop硬さHK 0.1/20を490と公表します。同じdatasheetは厚さ0.03 mm–0.5 mm、表面粗さ<1 nm RMS、角形50×50 mm–300×300 mm、円形50 mm–300 mmという幾何仕様も並記します。SCHOTTの技術詳細ページも、AF 32 ecoのTTVを≤5 µm–15 µmの範囲で管理すると記載します。

誘電特性と機械強度は組成で大きく変化します。Nippon Electric Glassのinorganic core substrateページは、glass-ceramic core（GC Core）3gradeについて、2.45 GHzと40 GHzの誘電率・誘電正接、CTE、曲げ強度を公表します。IEEE Electronics Packaging SocietyのAdvanced Substrates技術委員会が公開したglass core substrate資料は、無アルカリガラスEN-A1を10 GHzでDk 5.8・Df 0.006、合成石英AQを10 GHzでDk 3.8・Df 0.0002と記載します。

素材（公表元）	CTE	ヤング率	Tg	Dk	Df	曲げ強度
SCHOTT AF 32 eco（無アルカリalumino-borosilicate）	3.2×10⁻⁶ K⁻¹（20–300 °C）	74.8 kN/mm²	717 °C	5.1（1–24 GHz）／5.0（77 GHz）	35×10⁻⁴（1 GHz）／110×10⁻⁴（77 GHz）	—
AGC EN-A1（無アルカリガラス）	Siへ近いと記載	—	—	5.8（10 GHz）	0.006（10 GHz）	—
合成石英AQ	—	—	—	3.8（10 GHz）	0.0002（10 GHz）	—
NEG GC Core GCC-1	6.1 ppm/°C	—	—	3.9（2.45 GHz）／3.8（40 GHz）	0.0013（2.45 GHz）／0.0016（40 GHz）	150 MPa
NEG GC Core GCC-2	8.9 ppm/°C	—	—	7.0／6.8	0.0002／0.0004	260 MPa
NEG GC Core GCC-3	7.4 ppm/°C	—	—	7.9／7.6	0.0004／0.0007	340 MPa

もう一つのよくある誤解は、CTEはSiへ近いほど有利という単純化です。実際には、build-up層、Cu配線、実装体を含むstack全体の釣り合いで反りが決まります。IMAPSのJournal of Microelectronics and Electronic Packagingに載ったglass-core基板のflip chip解析は、glass coreのCTEを4.8×10⁻⁶/°Cから10×10⁻⁶/°Cへ上げると構造全体の反りが約48%減り、累積等価非弾性ひずみも約50%下がったと報告します。同じ論文はSiを2.8×10⁻⁶/°C、PCBを18×10⁻⁶/°Cとして比べています。2025年のMicromachinesに載った有限要素解析でも、CTEの高いガラスはborofloat 33より端部crackのenergy release rateが低いという結果です。ガラス単体のCTE値だけで反りの大小を確定すると、異なるstack条件を混ぜる結果になります。

TGV形成方式ごとにvia形状とside wall品質が変化する

IEEE EPSのglass core substrate資料は、CO2 laser、excimer laser、laser modification＋wet etchingの3方式を並記し、CO2とexcimerの直接加工はテーパー形状、laser modification＋etchingはミクロン規模の改質領域に由来するhourglass形状のviaになると記載します。同じ資料は、multi-component glassのwet etchingでHFへ強酸やキレート剤を加え、エッチング中に生じる不溶性フッ化物塩やフルオロケイ酸塩の析出を抑える点、小径や厚板ではアルカリ溶液を選び、室温での速度が実用に届きにくいため高温でエッチングする点を挙げます。

加工方式の候補はlaser以外にも広がります。Micromachinesのreview論文は、ガラスへの微細穴あけ方式ごとに達成穴径、アスペクト比、面粗さ、送り速度をまとめています。

加工方式	穴径	アスペクト比	面粗さ	加工速度	主な弱点
機械ドリル	100–400 µm	0.33–3.96	チッピング>10 µm	5–125 µm/s	推力によるcrack
超音波加工	10–150 µm	最大10	Ra>10 µm（1 µmまで改善）	約0.15 µm/s	工具摩耗、subsurface crack
パウダーブラスト	最小50 µm	最大2.5	数µm Ra	0.1–32 µm/s	約15°のテーパー
放電加工（ECDM/SACE）	40–2000 µm	10超	130–250 nm Ra	10–120 µm/s	深部の加工屑排出
CO2 laser	25 µm	最大50	約1 µm Ra	2000–20000 µm/s	熱影響層、入口周囲の盛り上がり
超短パルスlaser	5–10 µm	40–70	熱影響が小さい	約30 µm/s	装置費
DRIE	1 µm	最大40	2 nm Ra	約0.009 µm/s	エッチ速度
HFウェットエッチ	1 µm超	1未満	30–60 nm Ra	0.07–0.24 µm/s	等方性による横方向の食い込み

実機側の公表値も、この方式差をなぞります。LPKFのLIDEは、超短パルスlaserによる改質とwet etchingの2段構成で、TGVのaspect ratio最大1:50、via径5 µmまで、515×510 mmパネル内±1 µmの位置精度、TGV sidewallのRa<0.1 µmを公表します。同社のglass core向けページは、sidewall defect、極薄ガラスのmicrocrack、大判パネル内のuniformityを加工上の課題に挙げています。

Nippon Electric Glassは2025年5月に、laser改質＋etching対応品（515×510 mm、φ50 µm、厚さ0.4 mm）とCO2 laser対応品（515×510 mm、φ90 µm、厚さ0.5 mm、pitch 300 µm）のsample提供開始を公表しました。同社はlaser改質＋etchingを小径・狭pitch側、CO2 laserをPCB用laser加工機を流用する高速・低設備投資側として並記し、CO2対応品の量産目標を2028年としています。

AGCのTGV製品ページは、via径φ20 µm–φ150 µm、最小pitchを穴径の2倍、形状をstraight・taper・hourglass、through viaとblind viaの双方、素材を無アルカリガラスEN-A1、wafer φ150/200/300 mm、panel 510×515 mm、厚さ0.1 mm–1.0 mmと記載します。Dai Nippon Printingは、via側壁へ金属層を付けるconformal typeのTGVでaspect ratio 9以上、510×515 mmのpanel scaleを公表しています。aspect ratioの高さだけをTGVの良否指標に使うと、後段の充填性と応力を取りこぼします。高aspect ratioほどseed被覆とCu充填の難度が上がり、充填状態が高周波損失とthermal cycle耐性へ反映されます。

金属化はseed密着とhigh aspect ratio充填で決まる

ガラスは絶縁体のため、電解Cuめっき（ECP）の前に薄いseed layerを付けます。IEEE EPSの資料は、bare glassとseed layerの密着が弱いため、TiやCrなどの金属、ZnOやTiO₂などの金属酸化物をadhesion promoting layer（APL、密着層）として挟む方法を挙げ、電気特性を保つため厚さを概ね100 nm未満に抑えると記載します。同じ資料は、Cu金属化後のガラスが200 °C超のannealingを受けるため有機系APLが熱安定性の面で不利になる点、sol-gel coatingやliquid-phase depositionのようなwet processが貫通穴の内側まで均一に付く点、APLを省く構成ではPd触媒の均一で緻密な吸着に依存する点を挙げます。

無電解Cuめっき（ELP）ではPd吸着が律速になります。Pdとガラスまたは密着層の電荷の不整合はPd吸着の低下とめっき抜けにつながり、アルカリ液中でのSiO₂の溶解、酸性液中でのZnOの溶解といった浸漬中の化学損傷も被覆率へ反映されます。密着はCu膜の残留応力にも依存するため、触媒付与、Cu前駆体濃度、pH、温度、annealingを一組の条件として決めます。乾式のPVD/CVDでAPLやseedを付ける経路は、high aspect ratio穴の均一被覆が難しく、大判パネルでは真空装置の費用が上がります。湿式はAPL工程が1段増えます。どちらを採るかは製品仕様と所有コストで決まります。

充填側では、ECPをconformal plating（側壁被覆）とthrough hole filling（穴埋め）に分けます。TGVでは伝送損失の面でfull fillが好まれ、基板厚、穴径、穴形状が充填性を左右します。high aspect ratio化に伴い、accelerator・inhibitorなどの添加剤設計、TGV内へ液流を作る撹拌方式、電流密度の制御、pulse platingとreverse pulse platingの適用が開発対象になります。Cu paste充填もECPの代替として検討された経緯が同資料に記載されています。

CTE・TTV・平坦度がalignmentと反りの余裕を規定する

CTE（coefficient of thermal expansion）は温度変化に対する寸法変化率、TTV（total thickness variation）は規定したwaferまたはpanelの測定領域内における最大厚さと最小厚さの差、平坦度は基準面からの形状偏差です。3つは材料状態を表すrisk入力値です。不良原因ごとの比較表には、thermal history（sampleが受けた温度と時間の履歴）、CTE・TTV・平坦度、反りmap、露光focus、layer-to-layer alignment、bonding gap、RDLずれ、open（断線）、short（本来は絶縁される導体間の短絡）を同じsample単位で記録します。

Intelのglass substrate architectureはflatness、熱・機械安定性、layer alignmentを設計軸にし、interconnect densityの10倍化、pattern distortionの50%低減、lithographyのdepth of focusへ影響するultra-low flatnessを公表claimとして挙げています。AGC Inc.のTGV glass substrateはglass thickness、CTE調整、warpage control、TGV geometry、panel formatを組み合わせます。CorningとSCHOTTでは、CTE、TTV、平坦度、寸法安定性が材料選定軸になります。

これらのrangeは組成、厚さ、waferまたはpanel size、後工程のthermal historyと組み合わせて初めて意味を持ちます。各社値を横並びにして単一の合否thresholdへ変換すると、異なる製品条件を混ぜる結果になります。

02 / 材料状態から検査結果までの候補経路

図2　点線は実測で検証するrisk hypothesisで、材料・形状の状態から中間測定を経て不良modeへ至る候補経路を表します。経路の採用条件は、段階ごとの測定値に再現する相関があり、故障解析で同じ起点を同定した場合です。図中のglass coreとCu TGVは縮尺非対応の構造例です。

左列から伸びる3本の点線の入力は、上からCu–glass CTE mismatch、thickness non-uniformity、via / pad geometryの検証候補です。中列はwarpage map、TTV map、via-to-pad offsetの中間測定、右列はopenの物理gap、shortの導体bridge、via-edge起点のcrackという検査結果です。TTV mapの暖色と寒色は相対的に厚い領域と薄い領域、via-to-pad mapのorangeとblueの中心差はoffsetを表します。点線の候補経路は、規定した同一waferまたはpanelとthermal historyで検証します。反りmap、RDL registration、continuity（導通）、insulation（絶縁抵抗）、crackを一組として測定し、中間状態と最終不良をsample ID（個々の試料を一意に識別する番号）で紐づけます。

Via形成・めっき・積層で不良riskを切り分ける

TGV工程では、via径とpitchだけでなく、sidewall、入口・出口形状、microcrack、seed coverage、Cu充填、pad openingを管理します。前節までの公表値をそのまま合否thresholdへ移すより、自社のglass composition、RDL stack、thermal historyのsplitごとに同じ測定列を取り直す方が、原因分離の精度が上がります。DNPのtest vehicleでは両面polymer dielectricがCuとglassのCTE差を受けるstackに組み込まれています。Cu/glass界面応力と両面stack応力を分け、warpage、via resistance、crackを同一sampleで比べます。

量産採否の原因分離は、次の順序で進めます。

glass composition、厚さ、thermal historyから反りとTTV mapを取得する
TGV geometry、sidewall、metallizationを断面像・非破壊検査像・設計値の同じ表で比較する
両面RDLのvia-to-pad registrationと膜応力を測定する
continuity、抵抗、insulation、crack、delamination（界面剥離）を同じsample単位で結び直す
thermal cycling後に同じ項目を再測定し、初期不良と経時劣化を分離する

図中のopen、short、crackは工程状態から追跡する検査対象です。発生率にはsample数とinspection coverage（全検査対象に対する実測済み範囲の割合）を併記し、package-level reliability、lot、panel、siteまで同じfailure recordへ結びます。歩留まりと欠陥側の記録様式と同じkeyを使うと、材料splitと不良modeの対応を後から再測定する起点になります。

ガラスのcrackは表面欠陥と端部の応力から進む

IEEE EPSの資料は、無欠陥のシリカ繊維が液体窒素温度で10–15 GPa、室温で5–6 GPaの強度を示す一方、実用強度は表面のmicrocrackにより約2桁低くなると記載します。大判化すると欠陥の存在確率と自重による反りが上がります。曲げ由来の応力はガラス厚の2乗に反比例するため、薄く大きいパネルほどhandling時の破損riskが上がります。

同じ資料は、build-up層形成、singulation、thermal cycling後に、ダイシング端面を起点として水平に走るcrackが生じる現象を挙げ、Koizumiがこれを木材の割れになぞらえて「SeWaRe」と呼んだ経緯を記載します。原因はガラスとbuild-up層のCTE差による応力蓄積で、端部のmicrocrackが熱応力下で伸びます。Griffithの破壊力学に沿えば臨界応力σcは破壊靱性KIC、き裂寸法c、形状係数Yで表され、KICの高い材料が対策候補になります。ただし同資料は、一部の特殊ガラスを除いた一般的なガラス材料間の破壊靱性差が±10%程度にとどまるため、材料置換より内部応力の低減とダイシング欠陥の縮小の方が実効的だと記載します。

IEEE Transactions on Device and Materials Reliabilityに載ったMcCannらの報告は、多層配線由来の応力とパネルダイシング由来の欠陥からcrackが進む機構を有限要素の破壊力学解析で追い、対策構造を実証した内容です。IEEE EPSの資料によれば、この対策はbuild-up層の誘電体とCu配線を薄くし、blade dicingを最適化し、build-up層とガラスの密着を強め、端部にpullback構造を採るという組み合わせで、ダイシング後に120 °C・24時間のprebake、30 °C・60%RHで168時間の吸湿、260 °Cのreflowを3回、その後−40 °C–125 °C・dwell 15分・ramp 15分のthermal cyclingという順に試験し、1000 cycle後もガラスのcrackとpolymerのdelaminationが観測されなかったという結果です。

2025年のMicromachinesに載った有限要素解析は、510 mm×515 mmパネル、ガラス厚100–500 µm、片面4層のRDL（Cu 4 µm、ABF 10 µm）という構成で、RDL/glass界面近傍の上端き裂が最大riskになり、4層形成後にenergy release rateが臨界値1.98 J/m²を超えると報告します。同じ解析は、端部clearanceを300 µm以上とる対策、CTEの高いガラスの採用、ABF gradeの選択を比べ、Cu残存率の寄与が約20%にとどまると記載します。設計側の打ち手は材料選択と端部レイアウトの両方にあり、どちらを先に振るかで試作の枚数が変化します。

パネル大判化で寸法安定性とhandling条件が変化する

パネル寸法は規格側で共通化が進んでいます。SEMI 3D20は、panel level packaging（PLP）向けにpanelの最大外形寸法、厚さ、warpage、質量を規定し、装置側のcustomizationを抑える目的を掲げます。SEMI 3D23は同じ枠組みでglass carrierの外形を510 mm×515 mmと600 mm×600 mmに定めます。供給側の公表値も同じ寸法系に集まり、NEGのglass core substrateは515 mm×510 mm、AGCのTGV panelは510 mm×515 mm、DNPのconformal type TGVも510 mm×515 mmです。

大判化すると、加工装置の位置精度がpanel全面に対して要求されます。LPKFはLIDEで515 mm×510 mmパネル内±1 µmの位置精度を公表します。研究設備側の規模は別で、Georgia TechのPackaging Research Centerは最大300 mm×300 mmのglass-core package panel設備を記載しています。Fraunhofer IZMはpanel level packagingの研究領域として、大面積のmold embedding技術と、printed circuit boardへactive部品を埋め込むChip-in-Polymerを挙げています。

寸法系が同じでも、受け入れ項目は規格ごとに別立てです。carrier側の寸法規格とcore側の素材規格は別文書のため、同じ510 mm×515 mmという数字でも、SEMI 3D16が対象にする永久基材と、SEMI 3D2や3D23が対象にするcarrierでは受け入れ項目が別になります。

信頼性試験はTGV daisy chainとpackage levelで別に測る

信頼性試験の項目名は、公開規格に対応付けると社内外で同じ意味になります。JEDECのJESD22-A104は温度サイクル試験を規定し、JESD22-A118はbias無しのHASTとして加速湿度耐性を規定します。JESD22-B112は実装温度域におけるsurface-mount packageの反り測定を規定します。

規格	内容	glass core基板で測る対象
JEDEC JESD22-A104	温度サイクル試験	TGV daisy chainの抵抗変化、RDL断線、glass crack
JEDEC JESD22-A118	unbiased HAST（加速湿度）	絶縁抵抗、界面のdelamination
JEDEC JESD22-B112	実装温度域のpackage反り測定	reflow温度域の反り履歴とlayer alignment余裕
SEMI 3D16	package内へ永久に残るガラス基材の寸法・熱特性	素材受け入れのTTV・平坦度・CTE
SEMI 3D20	PLP panelの外形・厚さ・warpage・質量	大判handlingの受け入れ
SEMI 3D2 / 3D23	glass carrier wafer（200/300 mm、700 µm）とPLP用glass carrier外形	temporary工程側のqualification

IEEE EPSの資料によれば、10本のdaisy chain（各100個のTGV）で作ったfully filled TGVとconformally plated TGVを−40 °C／85 °C・各30分dwellのthermal cycleにかけ、1000 cycleまで抵抗値が一定で、明確な不良が観測されなかったという報告があります。この結果はTGV単体構造の耐性を示すもので、die attach、underfill、lid、board実装まで含むpackage levelの合否とは別の指標です。testとscreening側の項目と対応付け、どのlevelの試験結果かをsample IDへ併記します。

高周波の損失はガラス種とvia充填状態で変化する

Tanakaらは、TGV有りのcoplanar waveguideとTGV無しのcoplanar waveguideを同じガラス基板上へ作り、その差分をTGVの寄与として挿入損失を測りました。IEEE EPSの資料はこの測定を参照し、30 GHzでのTGV寄与を無アルカリガラスEN-A1で0.48 dB、合成石英AQで0.23 dBと記載します。同じ資料は充填状態別の値も並記し、Cu充填が増えるほど挿入損失が下がると述べます。

条件	Dk	Df	30 GHzでのTGV寄与
EN-A1（無アルカリガラス）／conformally plated	5.8（10 GHz）	0.006（10 GHz）	0.48 dB
AQ（合成石英）／conformally plated	3.8（10 GHz）	0.0002（10 GHz）	0.23 dB
同一報告のpartially filled TGV	—	—	0.34 dB
同一報告のfully filled TGV	—	—	0.23 dB

誘電特性は周波数で変化します。SCHOTTのAF 32 eco datasheetは、比誘電率を1–24 GHzで5.1、77 GHzで5.0、損失正接を1 GHzで35×10⁻⁴、77 GHzで110×10⁻⁴と公表します。NEGのGC Coreも2.45 GHzと40 GHzの2点で誘電率と誘電正接を公表しています。単一周波数の値だけで材料を比べると、動作帯域での損失差を取りこぼします。素材のDk・Dfとvia充填状態は別の寄与のため、同じtest vehicleで両方を振って測ります。

永久architectureの比較軸とtemporary carrierの工程項目を分ける

有機ICパッケージ基板、advanced packagingのsilicon interposer、glass core substrateは、いずれも製品に残る永久architectureです。temporary carrierは工程qualificationへ分離します。SHINKOのPBGA向けorganic substrateには2/4層through-hole型と、SAP・laser viaを用いる多層build-up型があります。Ajinomoto Fine-Technoの絶縁filmページは、ABFを支持体PET・ABF樹脂・保護filmの3層構成のfilmとして記載し、copper foil除去のような追加工程を挟まずsemi-additive processへ適用でき、低粗さ・低CTE・高Tg・低誘電正接といったgrade差を持つと公表します。CoWoS-S5はTSV-based Si interposerと5層sub-micron Cu interconnectでlogic、chiplet、HBM間の電気配線を形成します。

永久architecture	垂直導通方式	代表構造	architecture固有vehicleの測定項目
有機package substrate	plated through hole / build-up via	BT core、ABF系絶縁材、SAP・laser viaによるbuild-up型	吸湿後の寸法変化、反り、build-up registration
silicon interposer	TSV	TSMC CoWoS-S5のSi interposer、5層sub-micron Cu interconnect	TSV continuity、fine-pitch RDL、bond interface
glass core substrate	TGV	上下RDL間のTGV垂直導通を持つglass core	TTV・平坦度、TGV/RDL registration、crack

接合方式まで含めると比較軸はもう一段増えます。IMAPSのJournal of Microelectronics and Electronic Packagingは、glass-core基板へのmicrobump接合とbumpless Cu–Cu hybrid bondingを同じ構成で比べ、glass coreのCTEを4.8×10⁻⁶/°Cから10×10⁻⁶/°Cへ上げるとcorner solder ballの累積非弾性ひずみが1サイクルあたり16.02%から8%へ下がると報告します。hybrid bondingの歩留まりと信頼性側の測定項目と重ねると、基板側の寸法・応力条件と接合側の界面条件を別々に振れます。

temporary glass carrierはwaferまたはpanelを一時支持し、debondとcleanで支持工程を完了します。工程qualificationの合否項目はbond uniformity、release条件、残渣、薄化後TTVです。

採否条件は次の3層へ分けます。

共通要求仕様：package size、I/O density、signal/power integrity、thermal design、実装flowの目標と許容範囲を設計仕様表へ記入する
architecture固有test vehicle：各構造に適したvehicleで垂直導通、反り、電気・熱特性、reliabilityを検証し、同じ要求仕様とthermal historyへ換算して比較する
量産供給条件：製造siteのcapacity、inspection coverage、traceability、qualification readinessを合否条件へ組み込む

最終選定では共通要求仕様、構造別実測、capacity・inspection・traceabilityを統合します。物理test vehicleはarchitectureごとに設計します。

材料企業・加工platformを工程位置で比べる

Intelはglass core packageの開発工程、AGC・Corning・SCHOTT・NEGはglass composition、厚さ、wafer / panel format、Samtec・LPKFはTGV / RDL加工platform、DNPは高密度RDL test vehicleとconformal type TGVを公表しています。Absolicsはglass-core platform製品としてinProutを掲げ、fine-pitch die interconnectと埋め込み部品を含む構成を示しています。SHINKOのorganic substrateとTSMCのsilicon interposerを同じ要求仕様表へ記入し、垂直導通、RDL pitch、CTE、TTV、反り、crack、電気・熱特性をarchitectureごとに測ります。

公的資金の記録は供給能力側の情報です。AbsolicsのGeorgia計画にはfacility constructionとsubstrate technology development向け最大75 million USD、substrate、equipment、material、design、assembly、testをつなぐSMART Packaging ecosystem向け100 million USDという支援枠が公表されています。金額と工場計画は、材料物性やTGV形状の一般則へ入れず、capacity rampのmilestoneとして別に記録します。製品側では構造別test vehicleのyieldとreliabilityを測ります。

量産移行前に揃える測定セット

量産移行前には、次の実測値と供給条件を同じpackage / panel IDへ結びます。

同じglass composition、厚さ、waferまたはpanel sizeでのCTE・TTV・平坦度map
TGV形成法、via geometry、laser/etch設定、seed coverage、めっき電流・時間、両面RDL stackのoverlay・膜応力許容範囲
実装thermal history後の反り、registration、continuity、insulation、crack
die attach、underfill、lid、board実装まで含めたpackage-level reliability
capacity、inspection coverage、rework、traceability、顧客qualificationの記録

glass coreの工程座標は、工程別の装置と材料の材料行からTGV/RDL加工、平坦度・反り計測、電気検査へ移動します。冒頭の「同じガラスという材料名」の混同は、SEMI 3D16が対象にする永久基材とSEMI 3D2・3D23が対象にするcarrierを別の受け入れ表へ分けた時点で解けます。「glassだから低反り」も材料名だけの仮説で、CTEを上げた方が反りとひずみが下がった解析例が示すとおり、stack構成込みで測り直す対象です。設計担当はpackage size、I/O density、signal/power integrity、thermal designを設計仕様表へ記入します。製造技術と検査担当はarchitecture固有vehicleの実測をそろえ、調達・品質担当はcapacity、inspection coverage、traceabilityを採否条件へ組み込みます。

次に比べる軸は、build-up層側の材料gradeとglass coreのCTEの組み合わせが、端部crackと反りへどう寄与するかです。有機ICパッケージ基板とABF build-up filmの材料軸をglass coreの寸法軸と同じ表へ入れると、同じ要求仕様に対する2つの構成を1枚で比べられます。