有機ICパッケージ基板材料｜BTコア、ABFビルドアップと微細配線

有機ICパッケージ基板とは、コア材、層間絶縁材、銅配線、microvia、表面改質材、solder resistを積み上げた多層配線構造です。ABFは、そのうちcore表裏のbuild-up dielectricに使う代表的な製品群です。基板はチップ側の細かな端子をマザーボード側の大きなpitchへ引き出し、電源経路、信号経路、機械支持、放熱経路を担います。

AI/HPC packageはdie数とI/Oが増え、substrate面積も大きくなります。一方、要求仕様はfine L/S、小径via、低損失、reflow温度域の平坦性を同時に含みます。本稿は断面の各材料を製造工程、測定値、不良へつなぎます。材料設計担当、基板プロセス担当、品質測定担当は、failure mapから最後の合格工程と次の再現試験を特定します。

ABFはビルドアップ層の絶縁材である

味の素のABF解説は、epoxy resin、hardener、無機微粒子fillerを組成に挙げ、熱硬化性film、laser加工、銅めっき適合性を特徴にします。ABFは、コアの表裏へ一層ずつ積み上げるbuild-up dielectricの代表的な製品群です。完成基板は、さらにBT core、Cu trace、PTH、solder resist、BGA landを含みます。

「有機」は、絶縁構造の主成分に熱硬化性polymerを使うことを表します。無機fillerやglass clothを含んでいても、glass core substrateやsilicon interposerとは材料系と形成工程が異なります。

呼称	基板内の位置	主な構成	次工程で与える機能	混同しやすい対象
core laminate	中央の支持層	BT／epoxy resin、glass cloth、Cu foil	剛性、厚さ基準、PTHによる表裏導通	build-up film
build-up dielectric	core表裏の層間絶縁	epoxy系resin、hardener、無機filler	laser via形成、Cu配線間の絶縁、層間接着	基板全体
Cu trace / via	各配線層とvia interface	seed Cu、electroplated Cu	signal、power、groundの電流経路	solder、UBM
solder resist	最外層	感光性または熱硬化性resin系材料	pad開口、外層絶縁、表面保護	underfill、molding compound
underfill / EMC	die実装後の周辺	epoxy系resin、filler	bump周辺の応力分散、die／package封止	substrate内部層

三菱ガス化学のBT laminate解説は、bismaleimide triazine系の熱硬化resinをglass fiber clothなどの基材へ含浸・乾燥し、基板へ圧着する構成を示します。同ページはBT laminateを1985年に登場した最初のchip package用resin laminate材料と位置づけ、低warp、高剛性、ceramic代替という自社の記載を併記します。住友ベークライトのcore materialはLαZ系列を掲載し、low CTE、high elastic modulus、high reliabilityをcore材のspec項目に挙げます。gradeごとにcore／build-upの区分を付け、厚さ、CTE、via加工を同じ層どうしで比較します。

build-up filmのgradeは粗さ、CTE、Tg、誘電損失の組で区分する

「ABF」は同じfilm形態で配合を変えたgrade群の総称です。Ajinomoto Fine-Technoの絶縁film製品ページは、GX-92をstandard、GX-T31をlow surface roughness／low CTE、GZ-41をそこへhigh Tgを加えたもの、GL-102をさらにlow dielectric loss tangentを加えたものとして掲載します。同ページはlaser加工が容易であること、copper foil除去のような追加工程を省いてsemi-additive processへ適用できることを製品側の特徴に挙げます。

grade（同社表記）	同社が挙げる特徴	設計側で先に響く量	併せて測る量
GX-92	Standard	層厚、via加工性	粗さ、peel、insulation
GX-T31	Low surface roughness, Low CTE	導体損失、warpage	Ra／Rz、peel、CTE
GZ-41	Low surface roughness, Low CTE, High Tg	reflow域のmodulus保持	DMAのTgとE’、cure conversion
GL-102	Low surface roughness, Low dielectric loss tangent, Low CTE, High Tg	高周波の誘電損失	Df測定周波数、含水、specimen構造

grade名の先に、どの量がどこまで動いたかの実数が要ります。Mitsukura（レゾナック）とHisada（Rapidus）によるIEEE EPSのreview記事は、ECTC発表を引きながらGX92／GX-T31／GZ-41／GL102のtypical Dkを3.2〜3.4、typical Dfを5.8 GHzで0.017〜0.004と区分し、nano fillerを使う新材料でDk/Df 3.2〜3.3／0.001未満という報告値を併記します。同記事はbuild-up filmのCTEを従来品で23〜39 ppm/℃、Young’s modulusを5.0〜7.5 GPaとし、Ajinomotoの新しい材料でCTE 20 ppm/℃、modulus 9.0〜13 GPaという値を挙げます。fillerを1 µm未満のsilicaへ小さくした構成は、表面を平滑にして伝送線の表皮効果の影響を抑え、via壁を平滑にしてvia径の縮小に寄与すると記述されます。数字はいずれも各社のECTC発表に由来するため、自社のstackへ移すときは測定周波数、specimen構造、cure条件を照らしてから使います。

供給側の時間軸も同じ表へ載せます。味の素の2026年5月7日発表は、Ajinomoto Fine-Technoが岐阜県可児市の可児・御嵩インターチェンジ工業団地に約12億円で新工場用地を取得し、2028年着工、2032年操業開始を予定すると述べます。同発表はこの拠点を川崎の本社工場、群馬県昭和村の群馬工場に続く三番目の生産拠点と位置づけ、1999年のABF発売から25年以上という経緯とBCP上の分散を理由に挙げます。材料選定では、grade仕様と同じ精度で、認定に必要なlot供給時期と拠点の立ち上がり時期を調べます。

断面はdie pitchをboard pitchへ変換する

flip-chip dieの下には微細padと短いCu routeが必要ですが、motherboardへ向かうBGA sideでは端子pitchが大きくなります。有機package substrateは、配線層を増やしながら信号を横へfan-outし、laser microviaとPTHで上下の導通を取るpitch変換器です。

01 / 断面の層順とpitch変換

図1　ABF系材料が担うのはcore表裏に積むbuild-up dielectricで、断面の残りはBT core、PTH、Cu trace、laser microvia、solder resist、BGA landが分担します。core laminateは剛性と表裏導通、build-up dielectricはlaser via形成と層間絶縁、solder resistはpad開口と外層絶縁を受け持つので、continuity、反り、界面crackは同じunit IDと座標で追います。

断面要素	設計する量	工程で管理する量	完成基板の測定量
die-side pad / trace	pad pitch、L/S、impedance、current density	resist解像、Cu plating、flash etch	CD、Cu厚、open / short、insertion loss
laser microvia	via径、land径、stack / stagger	laser energy、residue、desmear、seed coverage	via resistance、void、interface、thermal-cycle continuity
build-up dielectric	層厚、Dk / Df、CTE、modulus	lamination、flow、cure、surface state	厚さ、粗さ、adhesion、insulation、moisture response
core / PTH	core厚、Cu残存率、PTH位置	drill、desmear、PTH plating、pattern	TTV、PTH continuity、反り、層間registration
solder resist / finish	opening、dam、pad finish	expose / develop / cure、surface finish	opening寸法、pad continuity、crack、solderability

IBIDENのFlip Chip PKGはSAPによる微細配線と、laser・plating・alignmentを組み合わせたmicroviaを主要技術に挙げています。KYOCERAのbuild-up FC-BGAは、build-up line width／spaceのMin.を9 µm／12 µm、via land diameterのMin.を85 µm、flip chip pitchのMin.を100 µm、layer構成のMax.を10-n-10として、別々のspec欄へ掲載しています。この四つは同じ断面の別の場所を指す量です。pad pitchを100 µmまで詰めても、via landが85 µm必要ならその層の配線可能領域は減ります。配線幅、via land、registration、Cu厚、絶縁厚、反りの全項目を共通process windowへ収めて初めて、I/O densityが上がります。

PTHコア、ビルドアップ、コアレスを分ける

SHINKOのPBGA substrateは、2層または4層のthrough-hole型を車載など高信頼性用途向けとし、semi-additive processとlaser viaを使うbuild-up（IVH）型を4層以上の高密度用途向けとして分けています。同ページはbuild-up型の構成として、via on PTHとstacked viaへの対応、thin coreによる薄型化を挙げます。SHINKOのDLL／DLL3は、DLL3をcoreless substrateとして薄さと電気特性の向上を掲げ、stack via、via-on-through-hole、pad-on-via／via-on-pad、semi-additive processによる微細配線を機能として列挙します。両ページとも数値specの掲載は別資料へ回しているため、厚さやvia径の比較には個別の技術資料が要ります。

architecture	中央支持	主な垂直導通	強み	先行測定するrisk
PTH core	厚いcore	mechanical drill＋PTH	剛性、既存工程、board-side fan-out	PTH pitch、core配線密度、package厚
cored build-up	core＋表裏build-up	PTH＋laser microvia	微細配線と機械支持を両立しやすい	build-up registration、via reliability、反り
thin-core	薄いcore＋build-up	PTH／laser via	packageを薄くしつつcore基準を残す	handling、PTH形成、剛性低下
coreless	build-up層主体	laser microvia／stacked via	薄型、短い電気経路、layout自由度	製造中の支持、反り、積層対称性
organic interposer	有機絶縁上の高密度配線	microvia、fine RDL	chiplet間のfine-pitch routing	yield area、dielectric厚、Cu密着、実装階層

Kurashinaらの低反りcoreless substrate研究は、2種類の絶縁材を組み合わせた層構成の解析modelを作り、warpage低減に有効な層構成を先に見積もったうえで、剛性の高い材料を外層側へ配置する手順を示します。ここで主に動かしている変数は絶縁材の配置と層構成です。配線残銅の非対称そのものを主変数にした報告として引用するときは、別の出典が要ります。coreless基板の反りを自社で検討するときは、絶縁材配置、層構成、Cu残存率分布を別々の列に分けます。SHINKOのorganic interposer研究は、通常のFC-BGAより細かなchiplet-side wiringを有機interposer層へ形成した構造を示します。比較表では、基板階層とcoreの有無を同じ列へ記録します。

Core工程からbuild-up、outer layerまで順に作る

代表的なcored build-up substrateは、coreを作ってから表裏へ絶縁層とCu層を反復形成します。実際の順序は製品設計、panel工程、via architectureで変わりますが、材料の変換点は次のように追えます。

Core preparation — copper-clad coreをdrillし、desmear、PTH plating、core patterningで表裏導通と基準回路を作る。
Film lamination / cure — build-up dielectric filmを真空laminationし、凹凸を埋め、熱硬化させる。
Laser via — CO2／UV laserで下層Cu landへ穴を開け、resin smearとfiller残渣を除去する。
Seed formation — conditioner、触媒、electroless Cuなどでvia底と絶縁表面へ導電seedを連続形成する。
Pattern plating — dry-film resistを形成し、開口へCuをelectroplateしてtraceとviaを同時に厚くする。
Strip / flash etch — plating resistを除去し、配線間に残る薄いseed Cuを除去する。
Repeat build-up — layerごとにlamination、via、Cu patternを反復し、上下のlayer countをそろえる。
Outer layer — solder resist、pad opening、surface finishを形成し、外形加工、electrical test、外観・寸法検査へ渡す。

この八段のうち、材料側の性質が最も強く出るのは2から6です。味の素の研究者によるbuild-up dielectric材料の技術解説（Mago, 表面技術 65巻8号）は、build-up material、IC package substrate、epoxy resin、dielectric material、semi-additive processを同じ論文のkeywordへ列挙し、絶縁材とsemi-additive processを一つのco-design課題へまとめています。工程表と材料表を別冊にすると、この結合が記録から落ちます。

02 / 工程順と症状の起点工程

図2　via openはlaser・desmear・seed・via platingへ、warpageはlamination・cureとCu残存率へ戻るため、最後に合格した工程から順に候補を絞れます。via底、Cu／resin界面、絶縁層、panel形状を共通座標で結び、open、delamination、CAF、warpageの起点を分けます。

resin formulationが同じでも、lamination pressure、temperature ramp、cure conversion、panel内位置でflow、収縮、modulusが変わります。同じ製品名のfilmを使った二つのlotが別々の結果になったとき、先に疑う対象はlamination条件とcure履歴です。材料lotとprocess historyを一つの比較単位にします。

laser microviaはvia底の残渣と壁形状で導通が決まる

build-up層の上下をつなぐのはlaser microviaです。laserは絶縁材を除去して下層のCu landを露出させますが、同時にresinとfillerの分解物をvia底とvia壁へ残します。この残渣が残ったままseed形成へ進むと、平面上のCu厚が規格内でもvia底だけ導通が細り、reflowやthermal cycleの後に抵抗が上がります。

Narahashiらのthin copper transfer film研究は、ABFを使う多層PCBの製法を、ABF樹脂組成のlaminationとcure、laser via形成、ABF表面の粗化を伴うdesmear、seed層としてのelectroless copper plating、その上へのelectroplatingという順のsemi-additive processとして記述します。desmearがvia底の残渣除去とfilm表面の粗化を同時に担う点が、via信頼性とCu密着を一本の工程へ結びます。

via側の管理点	laserが支配する量	desmearが支配する量	後段に出る形
via底	target Cuへの到達、熱影響	残渣除去量、target Cu面の清浄度	初期open、TCT後の抵抗上昇
via壁	taper角、壁面の凹凸	粗化量、微小crack起点	seed被覆、void、via barrelのplating
via径・land	top径とbottom径の差	開口拡大（via hole expansion）	land径の下限、layout可能面積
film表面	開口周辺の変質層	Ra／Rzと官能基	peel強度、線間residue、導体損失

desmear量を増やせばvia底は清浄になりますが、開口が広がり、film表面も粗くなります。Mitsukura・HisadaのIEEE EPS reviewは、1 µm未満のsilica fillerを使う構成では平滑なvia壁が高い信頼性のままvia径を縮めることに寄与すると述べます。via径の下限は、laser条件だけでなくfiller粒径とdesmear余裕の組で決まります。実測では、via底径、top径、残渣、target Cu露出、開口拡大量を同じcoupon座標で並べ、laser energyとdesmear時間のどちらを動かしたかを記録します。

SAPはseed、resist、plating、flash etchで線幅を形成する

subtractive processは厚いCu foilを残したい配線だけmaskし、不要Cuをetchします。SAPは薄いseed上へresist patternを作り、開口へCuをplateした後、resistと露出seedを除去します。mSAPは薄いCu foil／transfer Cuなどを開始層として使う実装を含みます。工程記録には、開始Cu厚、seed形成法、pattern platingの有無、最後に除去するCu厚を記入します。

比較軸	subtractive	SAP	mSAP系
開始Cu	比較的厚いCu foil	electroless／sputtered seedなど	very-thin Cu foil／transfer Cu＋必要なseed
pattern形成	etch resistで残す領域を保護	plating resist開口へCuを成長	薄いCu上のpattern platingを中心に構成
配線間Cu除去	厚いCuをetch	露出seedをflash etch	薄いbase Cuをdifferential etch
CDを動かす量	etch factor、undercut	resist opening、plating形状、seed etch	base Cu厚、plating、differential etch
主な測定値	top / bottom CD、sidewall	foot、mushroom、Cu厚、seed residue	line loss、space残渣、adhesion、Cu均一性

開始Cu厚が薄いほど、最後に除去するCu量が減り、線幅の削られ方が小さくなります。Narahashiらの研究は、表面粗化への依存を下げたままL/S = 15/15 µm以下の細線を形成する手段として、薄いcopper transfer filmを提案しています。ここでのL/S 15/15 µmは2010年の論文が掲げた目標水準であり、現在のFC-BGA product specとは別の数字です。同じ「SAP」という語でも、開始Cu厚と粗化への依存度が異なれば、到達できるL/SもCu密着の作り方も別になります。

細線化では、Cu／resin密着を上げる表面粗化と、高周波信号の導体損失を抑える低粗さが衝突します。高周波では電流が導体表面の薄い層へ集中するため、表面の凹凸が実効的な電流経路を延ばして導体損失を増やします。小栗・黒川・須藤（芝浦工業大学）のプリント回路基板の信号損失要因や、八木・二村・芳賀（沖プリンテッドサーキット）の信号導体表面処理と伝送線路の関係は、表皮効果と電流分布の面から表面処理と伝送特性を関連づけた学会発表です。

MECの基板用表面chemistryは、この衝突へ二系統で応えています。MECetchBOND CZ seriesはCu表面をsoft-etchして微細な粗さを作る系、MEC FlatBONDは「表面に粗さを作る工程を省いてCZ seriesと同等の密着強度を得る」と記載される系で、同社は高周波基板では金属表面が粗いと信号伝送に遅れが生じやすい点を分離の理由に挙げます。IEEE EPS reviewも、Panasonicが新prepreg向けにRa 0.3 µmから0.15 µmの低粗さCu foilを示したうえで、粗さを下げるほどCuのpeel強度が要点になると記述します。粗さは一つのRa値に加えて、測定方向、filter、界面位置、treatment量、peel結果と組にします。

Dk・Df、CTE、弾性率、吸湿は同時に設計する

build-up dielectricの配合は、電気、熱、機械、加工を同時に変えます。無機fillerを増やせばCTEを下げ、stiffnessを上げやすい一方、film flow、laser ablation、desmear、表面粗さ、微細viaの残渣状態も変わります。resin chemistryとcureを変えればTg、moisture uptake、adhesion、Dfが動きます。

property	直接変える現象	比較に必要な条件	単独最適化で起きる取りこぼし
Dk	impedance、propagation delay、field分布	周波数、試験法、方向、含水、温度	低DkでもCu roughnessやgeometry lossを残す
Df	dielectric loss	周波数、含水、temperature、specimen構造	低Dfとadhesion、via加工、insulationを別試験で併記する
CTE	die／Cu／coreとの膨張差、warpage	X-Y / Z、Tg前後、temperature range	低CTEと局所stress、cool-down crackをthermal modelで併記する
Tg / cure	modulus変化、残留応力、reflow response	cure profile、DSC／DMA／TMAのTg算出法	nominal Tgとconversion、E’を併記する
elastic modulus	panel剛性、bump／viaへのstress配分	temperature、frequency、方向	高modulusで変形を抑えても界面stressを上げる場合がある
moisture / ion	Dk・Df変化、膨潤、leakage、CAF	precondition、RH、temperature、bias	dry-stateとprecondition後の寿命を対比する

Sumitomo BakeliteのLαZは、Low CTE、High Modulus & Stiffness、High Tg、Low Ionic Impurityを個別のAdvantage項目として掲げ、半導体packageのinterposer材料と位置づけています。レゾナックのwarpage対策材料の記事は、MCL-E-795G系がpolymer-blendとhigh-filler-loadingで高modulusと低熱膨張を得ていること、film型感光性solder resistのSR-F系がlow CTEとlow cure shrinkageで基板の反りを抑えることを、別々の材料の役割として記述します。core、build-up、solder resistは反りへ別方向から作用するため、比較表でも担当範囲を分けます。

数値の比較でつまずく原因は、桁よりも測定条件の側にあります。NISTのcure・stress・warpage計測研究は、organic laminate、underfill、epoxy molding compound、build-up film、adhesiveといったpackaging用高分子について、熱分析、warpage・stress測定、modelingを組み合わせ、cure time、temperature、pressureといった加工条件の関数として物性を測ることがpredictive modelの前提になると述べ、quantitative structure–property–processing relationshipsの確立とadvanced package向けpredictive mechanical modelの開発を目標に掲げます。つまり、公開の中心にあるのは「この条件でこう動く」という完成した相関式よりも、その相関を得るための測定体系です。datasheet値を設計modelへ入れるときは、材料が受けたcureとtemperature historyを揃え、reflow中の形状予測にはtemperature-dependent propertyを使います。

大型substrateではcore材のCTEとmodulusが先に響く

package bodyが大きくなるほど、同じCTE差でも端部の変位が増え、室温とreflow温度で形が変わります。build-up層の物性も寄与しますが、stack全体の機械的な支配項はcore材です。Mitsukura・HisadaのIEEE EPS reviewは、package sizeが大きくなるにつれてcore材へ低CTEと高modulusが求められると述べ、レゾナックのE-795G系列がE-705G系列よりも低いCTE（tensileで0.7 ppm/℃まで）と41 GPaのmodulusを示すこと、Panasonic Industryが4〜6 ppm/℃と32〜34 GPa、三菱ガス化学が1 ppm/℃と31 GPaの材料を持つことを、各社公開値として掲載します。同記事は100 mm角のBGA基板を試作してconsortium JOINT2で反りを実測し、board level reliabilityに合格したと記述します。build-up film側は、同記事の区分でCTE 23〜39 ppm/℃・modulus 5.0〜7.5 GPaが従来水準、新しい材料でCTE 20 ppm/℃・modulus 9.0〜13 GPaという桁です。coreとbuild-upでCTEが一桁以上離れる点が、stackの非対称を反りへ直結させます。

反りの支配項	主に支配する材料	響く温度域	先に測る量
面内収縮差	core laminate（CTE）	室温〜reflow	X-Y CTE、Tg前後の変化点
変形抵抗	core laminate（modulus）	室温〜reflow	E’、温度依存、厚さ
層の非対称	build-up層とCu残存率	cure後〜reflow	表裏層数、Cu分布、cure shrinkage
最外層の応力	solder resist	cure後	CTE、cure shrinkage、opening形状
厚さばらつき	core材の板厚分布	実装時のbump接合	板厚map、TTV、bump高さ余裕

供給側も同じ方向へ動いています。レゾナックの2021年10月6日発表は、大型FC-BGA package基板向けのMCL-E-795Gについて、従来品比で15〜20%のwarpage低減、低CTE glass clothを組み合わせたtype LHでさらに20%の低減を挙げます。同社の2025年2月12日発表は、resinとglass clothの複合構造をmultiscale FEM解析して材料設計指針を得たcopper-clad laminateを示し、温度cycle試験で従来品比4倍の耐久性と、100 mm×100 mmを超えるpackageへの適合を挙げ、2026年の量産開始を目指すと述べます。いずれも同社の自社測定に基づく記載であり、試験条件とpackage構成が変われば倍率も変わります。

厚さ方向のばらつきも大型化とともに響きます。住友ベークライトのroll-to-roll core material生産は、従来のpress方式で作りにくい厚さ20 µm以下のcore materialをreel-to-reelで連続生産し、手作業を減らすことでyieldとmaterial utilizationの向上を見込む構成を示します。薄いcoreは平坦性と取り回しがそのまま歩留まりへ響くため、材料仕様の欄へ板厚分布と搬送方式を書き加えます。

Via open、delamination、CAF、warpageの起点工程を絞る

完成後のopenはlaser、desmear、seed、via plating、Cu fatigueから生じます。抵抗、断面、界面、位置分布、stress historyを重ね、起点工程の候補を絞ります。

failure	最初に分ける観測	有力な工程候補	測定する材料・界面
via open / resistance上昇	初期openか、reflow／TCT後か	laser、desmear、seed、via plating、Cu fatigue	via bottom、target Cu、via barrel、dielectric residue
line open / short	孤立か反復座標か、CDとspace residue	resist、plating、flash etch、handling damage	Cu thickness、foot、seed residue、foreign material
delamination	layer、edge／center、発生温度	lamination、cure、surface treatment、moisture precondition	Cu／resin、resin／core、solder resist／Cu
CAF / leakage	bias方向、fiber方向、湿度依存、距離	drill damage、resin coverage、ionic contamination、moisture	glass / resin界面、PTH間、via間、crack path
warpage	panel／unit、温度依存、形状mode	stack非対称、cure shrinkage、Cu残存率、core物性	core、build-up、Cu distribution、solder resist
solder-mask crack	opening cornerかfield部か	cure、alignment、reflow、substrate bending	solder resist、Cu edge、surface finish、underfill接触部

CAFの合否は、試験条件を書き写して初めて他社の結果と並びます。IPC-TM-650 Method 2.6.25（Subject: Conductive Anodic Filament (CAF) Resistance Test: X-Y Axis、Date 04/16、Revision B）は、印刷配線板内部のCAFおよび同種のconductive filament formationの起きやすさを測る方法として、次を規定します。

試験槽は65±2 ℃または85±2 ℃、相対湿度87 +3/−2 %。
投入後96時間（±30分）はbiasを与えずに安定化させ、その時点の絶縁抵抗をbaselineにする。
laminate材料や工程の比較にはbias 10 VDCと100 VDCを標準とし、実使用寿命へ関連づけるときは対象用途の最大動作電圧差の2倍を選ぶ。
絶縁抵抗の測定は100 VDC、昇圧50 V/s、保持60秒以上。
判定条件は、96時間baselineに対して絶縁抵抗が1桁（decade）を超えて低下したかどうか。96時間安定化後に10 MΩ未満のnetは、PTH品質やlaminate起因として解析対象から外す。

規定名の「X-Y Axis」は面内方向、すなわちPTH間やvia間の水平距離に沿ったfilament成長を対象にすることを表します。build-up層をまたぐ厚さ方向の絶縁劣化には、別の試験と別の数字が要ります。test couponのpass結果を製品へ関連づける項目は、via spacing、glass style、drill damage、local resin coverage、contaminationです。couponとproductのconductor geometry、precondition、RH、temperature、voltage、failure criterionを一対一で照らします。

同一座標と温度履歴で測定を関連づける

incoming materialでfilm厚、core厚、volatile／moisture、DSC／DMA／TMA、Dk・Df、lotを記録する。
post-lamination／post-cureで厚さmap、Cu／resin界面、panel warpage、cure stateを測る。
laser／desmear後にvia径、底径、残渣、target Cu exposure、surface topographyを測る。
plating後にvia resistance、Cu厚、void、grain／interface、L/Sとseed residueを同じcoupon座標へ結ぶ。
unit化前後とtemperature sweepでwarpage modeを測り、Cu残存率とstack symmetryとの相関を算出する。
preconditioning、reflow、TCT、HAST／biased humidity後にcontinuity、insulation、C-SAM／断面を再測定する。

microsectionは破壊した一点の断面、X-rayは密度差の投影、C-SAMは音響界面、electrical testは回路全体の結果です。原因特定では、四つの観測を同じunit ID、座標、layer、temperature historyへ揃えます。

物性値はtest method番号とrevisionまで揃えて引用する

datasheetのDf、Tg、CTE、peelを比較へ使うには、どの試験法で、どの周波数と温度域で取った値かという情報が要ります。IPCが公開しているIPC-TM-650 Test Methods Manualの各methodは、番号、subject、日付、revisionを表紙へ載せています。まずここを揃えます。

対象物性	IPC-TM-650 method	表紙のDate／Revision	方法が自ら書く適用範囲
Dk・Df	2.5.5.9 Permittivity and Loss Tangent, Parallel Plate, 1 MHz to 1.5 GHz	11/98、revision表記なし	1 MHz〜1.5 GHzのcapacitance法。low loss材料は他methodへ回すと記載
Cu密着	2.4.8C Peel Strength of Metallic Clad Laminates	12/94、Revision C	as received／thermal stress後／処理薬品曝露後を別条件として測る
Tgとmodulus	2.4.24.4 Glass Transition and Modulus … HDI and Microvias — DMA Method	11/98、revision表記なし	単層HDI誘電体では層のTgとE’、積層体では複合の曲線になると記載
面内CTE	2.4.41.3 In-Plane Coefficient of Thermal Expansion, Organic Films	7/95、revision表記なし	有機filmの面内方向。Z方向や積層後の実効値は別の量
CAF	2.6.25 CAF Resistance Test: X-Y Axis	04/16、Revision B	面内方向のfilament成長。65／85 ℃・87 % RH・bias下の絶縁抵抗低下で合否

ここで大きく響くのが、method側が自ら書いている適用範囲です。2.5.5.9はscopeで、この試験法をlow loss材料以外に向けたものとし、low loss材料は他のIPC test methodで固定周波数試験を行うよう案内しています。上限も1.5 GHzです。AI/HPC packageで問題になるのは10 GHz以上の帯域であり、build-up film各社が公開するDf値も5.8 GHzや10 GHzでの値でした。「IPC準拠のDf」という一語のままでは、必要な帯域の損失は別途の測定へ委ねられます。2.4.24.4も、build-up構造へDMAをかけると得られる結果が複合modulusと複合Tgの曲線になると記載しています。単層filmのTgとstackのTgは別の量です。

配布元も動きます。IPC-TM-650を公開している団体は現在Global Electronics Associationを名乗り、フッタに「IPC International Inc, DBA Global Electronics Association」と表示しています。test method PDFの配布もelectronics.orgドメインへ移り、旧ipc.orgのURLは転送で到達します。社内文書ではmethod番号、subject、revision、日付を本文へ書き、URLは補助として添えます。規格を引くときは、番号に加えてrevisionと発行年、そしてその改訂が現行かどうかを毎回照会します。

企業の担当範囲を材料、表面chemistry、基板製造で分ける

供給網を比較するときは、完成基板の売上だけでなく、どの材料・界面・工程を引き渡す会社かを分けます。

領域	企業・研究ページ	技術上の担当	比較する軸
build-up dielectric	味の素企業研究	ABF系層間絶縁film、配合、film化、laser／plating適合	Dk・Df、CTE、modulus、via加工、Cu adhesion、供給能力
BT／core laminate	三菱ガス化学企業研究、住友ベークライト企業研究	BT resin、CCL、prepreg、低CTE／高剛性core	core thickness、X-Y / Z CTE、Tg、modulus、吸湿、寸法安定性
package materials	レゾナック企業研究	CCL、build-up／package周辺材料、材料間interface	low-loss、adhesion、warpage、reflow／reliability
Cu surface chemistry	MEC企業研究	Cu roughening、low-profile adhesion、seed etch、surface treatment	peel、roughness、line loss、etch量、residue
substrate fabrication	IBIDEN企業研究、SHINKO企業研究	stack設計、lamination、laser via、SAP、PTH、検査	L/S、via、layer count、yield、warpage、connection reliability
organic package	KYOCERA、Samsung Electro-Mechanics	FC-BGA／FC-CSP substrate、design、製造	pitch、layer、surface finish、用途、量産region

Samsung Electro-MechanicsのFCCSPは、bumpを介してdieを反転実装するpackageとしてFCCSPを記述し、ETS（Embedded Trace Substrate）についてcoreless構造で層数を4層から3層へ落とす設計が可能である点、etch工程がpattern幅へ影響を与えずに回路幅を精密に制御できる点を挙げます。同じ「coreless」でも、build-up層のみで支持する構成と、trace埋め込みで層を減らす構成では目的が別です。材料supplierのfilm specとsubstrate makerのfinished-design-ruleは別列へ記入し、材料lot→panel process→finished substrateの順で責任範囲をつなぎます。

味の素は2016年のAjinomoto Fine-Techno USA設立発表で、ABFを半導体package基板の層間絶縁材と記述し、同分野で首位のshareを持つという自社の位置づけを示しています。Healthcare and Others事業のページは、電子材料をFunctional Materialsとして全社事業区分の中へ配置し、1990年代のABF投入とAjinomoto Fine-Techno経由の製造・販売という体制を記載します。読み手の側では、こうしたshareや「de facto standard」といった表現を企業側の自己記述として読み、供給計画の判断材料には拠点、着工年、操業開始年のような日付の入った項目を使います。

有機、glass、semiconductor substrateを使い分ける

NISTのNational Advanced Packaging Manufacturing Programは、advanced packagingの課題を四つの設問へまとめています。単一の大型chipのように振る舞うほど密に組み立てる方法、密に結合したassemblyへの給電と放熱、複雑なassemblyの試験と修理、そして目視検査の届く範囲を超えた寸法での信頼性確保です。同ページは最初のNotice of Funding Opportunityで3億ドルをAbsolics、Applied Materials、Arizona State Universityへ配分したと記載します。基板材料はこの四つの設問すべてへ同時に接する層です。同programの材料・基板FAQは、このNOFOがadvanced packaging substrateをOrganic、Glass、Semiconductor-basedの三つの広いcategoryとして対象にすると記載しています。

substrate family	主な絶縁・支持体	配線／via	得意な方向	先に詰める課題
organic cored substrate	BT／epoxy core＋build-up dielectric	Cu SAP、laser via、PTH	量産ecosystem、層数、board-side I/O fan-out、cost	反り、吸湿、微細化、large body yield
organic interposer / high-density layer	thin organic dielectric	finer Cu RDL、microvia	chiplet-sideの高密度fan-out	area yield、Cu adhesion、dielectric thickness、handling
glass core substrate	glass core＋RDL	TGV、両面RDL	low CTE、flatness、大型panelの寸法安定性	TGV crack／metallization、glass handling、RDL integration
silicon interposer	silicon＋dielectric	TSV、BEOL-like RDL	高密度die-to-die、成熟したfine-line process	cost、reticle／wafer area、TSV、thermal path

有機coreとglass coreの差は、剛性の高さがそのまま両刃になる点に出ます。IEEE EPS eNews 2025年11月のGlass Core Substrate記事は、有機基板が材料とfillerの改良で熱膨張を抑えてきた一方、大型化すると熱安定性、平坦度、寸法安定性で限界に当たると述べ、siliconは微細な配線形成と反り抑制に強いものの伝送損失が大きくwafer sizeの上限も残ると書きます。Mitsukura・HisadaのIEEE EPS reviewは逆側から、glass coreは平坦で高modulusな材料として注目される一方、modulusが高いために露光時の反り矯正が難しく、TGVやglass切断時のmicrocrackが後段のassemblyや信頼性試験での破損につながる懸念があると書きます。どちらの記述も、量産条件が確定する前の段階を指しています。

ガラスコア基板と先端パッケージングではTGV、glass flatness、RDLを掘り下げます。先端パッケージングではsubstrate、interposer、RDL、bondingの階層を分けます。glass coreの選定表には、package size、L/S、via、warpage、cost、供給網を記入します。

採否はstack、工程、測定、信頼性を一組にする

record群	最低限残す項目	防げる取り違え
identity	supplier、product / grade、lot、film / core / Cu、storage、precondition	別grade・別含水状態を同じ材料として比較する
stack	core、build-up layer、Cu厚、via構造、solder resist、表裏対称性	「ABF基板」という一語で断面差を隠す
process	lamination、cure、laser、desmear、seed、plating、flash etch	material changeとrecipe changeを混ぜる
electrical	L/S、Cu厚、Dk・Df、impedance、loss、continuity、insulation	coupon物性だけでproduct配線を合格にする
mechanical	CTE、Tg、modulus、adhesion、warpage-vs-temperature	room-temperature flatnessだけでreflowを判断する
reliability	precondition、reflow、TCT、HAST／bias、failure criterion	stress条件ごとにpass結果を分ける
failure analysis	unit、座標、layer、before / after、断面・SAM・電気	画像と電気不良を別sampleで推測する

選定順は、package architectureとI/O、必要L/S／via、stackと厚さ、Dk・DfとCu roughness、CTE／Tg／modulusとwarpage、lamination／laser／plating window、信頼性stress、量産能力です。材料単価に、layer yield、rework不能率、inspection、reliability cycle、パッケージ組立でのwarpage lossを加えます。

よくある誤解

誤解: 「ABF基板」は一種類の材料でできた基板を指す。／実際: ABFはcore表裏へ積むbuild-up dielectricのproduct familyであり、完成基板はBT core、Cu配線、PTHとlaser microvia、solder resistを含みます。同じfilm名でも、GX-92とGL-102では粗さ、CTE、Tg、誘電損失の組が違います。
誤解: datasheetのDfが低ければ、その基板の高周波損失も低い。／実際: IPC-TM-650 2.5.5.9の適用帯域は1 MHz〜1.5 GHzで、method自身がlow loss材料を他methodへ回すよう案内しています。実際の損失は測定周波数、Cu表面粗さ、線路形状、含水を揃えて初めて比較の対象になります。
誤解: 単層filmのTgがそのままstackのTgになる。／実際: IPC-TM-650 2.4.24.4は、build-up構造へDMAをかけると複合modulusと複合Tgの曲線になると記載しています。
誤解: CAF試験に合格したlaminateなら、厚さ方向の絶縁も担保される。／実際: IPC-TM-650 2.6.25はX-Y Axis、つまり面内方向のfilament成長を対象にした方法です。
誤解: corelessにすれば薄型化の効果だけが得られる。／実際: 支持体を失う分、製造中のhandling、反り、積層対称性、layer yieldを実測で確かめる必要があります。
誤解: product pageの最小L/Sは、その会社のどの製品でも使える。／実際: 掲載product、stack、layer構成、via land径と一組で引用します。KYOCERAのbuild-up FC-BGAでも、L/S 9/12 µmとvia land 85 µmは同じspec表の別欄です。
誤解: 低CTE材料に替えれば反りは下がる。／実際: cure shrinkage、modulus、Cu残存率分布、solder resistの収縮が同じmodelに入っていなければ、局所stressやcool-down crackへ移るだけです。

後工程とpackagingは、substrateをdie attach、underfill、molding、BGA、board assemblyの中へ分類します。半導体封止材（EMC・MUF）では、基板の外側に加わるmold compoundとbump gapの界面条件を比較します。工程別の装置と材料は、材料カテゴリから関連工程への導線を収録しています。

冒頭の条件へ立ち返ります。die数とI/Oが増えてsubstrate面積が広がる一方で、fine L/S、小径via、低損失、reflow域の平坦性を同時に求める、という条件でした。この条件は層ごとに分担されます。coreがCTEとmodulusで反りを受け持ち、build-up filmが粗さと誘電損失で線幅と損失を左右し、laserとdesmearがvia底の導通を作り、solder resistが最外層の応力を負担します。次に比較する軸を一つ選ぶなら、目標のpackage body寸法に対するcore材のX-Y CTEとmodulusです。ここが固まると、build-up gradeの候補、許容できるCu粗さ、必要なvia径、そしてglass coreを検討へ入れる時期までが順に絞れます。