CFETのM0 railとbackside contact
monolithic CFET は、nMOS と pMOS を縦に積んだ後、bottom device へ contact を届ける段階で top device を失いやすくなります。imec の 2024 VLSI 実証では、bottom contact を frontside から形成すると top device survival rate が 11%、backside から形成すると 79% と、contact の取り方の違いだけで歩留まりに差が出ました。A7 以降の CFET で差が出るのは、bottom device の contact をどこから取るか と cell へ電源をどこから入れるか です。
M0 power rail とは、double-row CFET で cell boundary に立てていた power wall を MOL（transistor と配線層の間の contact 層）へ集約し、power path を短くして gate parasitic を下げる power-side booster を指します。この記事では四つの方式を縦積層構造、MOL contact、backside power / signal connectivity の三軸で切り分け、A7 / A5 / A3 のどの node でどれが要るかを区別できるようにします。
stacked top/bottom contacts は monolithic CFET を最初に動作させた contact 方式、double-row CFET は standard cell を 3.5T まで縮める circuit-level architecture で、direct backside contact と M0 power rail は、その cell に power を入れながら寄生容量を下げるための power / signal 経路として登場します。
2026-04-23時点。
imec の monolithic CFET process flow 解説は、同記事で、CFET で 5T -> 4T and beyond を狙うには transistor contacting の高度化が前提だと述べています。2024 VLSI の stacked contacts 実証、2024 IEDM の double-row CFET 公開、2026 年公開の mCFET booster 記事 の三つを時系列で追うと、CFET の判定条件は 縦積層構造、MOL contact、backside power / signal connectivity の三つに分けて比べる必要が出てきます。
最初に分類する点
Section titled “最初に分類する点”stacked top/bottom contactsは、monolithic CFET を frontside だけで動作させる最初の実証に必要な contact 方式です。double-row CFETは、片側を power 用、片側を signal 用に分け、4T級（T は cell height を数える配線 track の本数）の cell を3.5Tまで縮めるための standard cell architecture です。direct backside contactは、bottom device の contact を backside 側へ移して top device の process window（加工条件の許容幅）を広げる方法で、imec の 2024 年実証 では top device survival rate が11% -> 79%に改善しました。M0 power railは、double-row CFET の power wall をMOLへ集約して gate parasitic をさらに下げる案で、imec の 2026 年記事 ではA7で追加メリットがあり、A3では forksheet と hybrid channel orientation と並ぶ booster の一つに入ります。
1. どの接続方式が何を変えるのか
Section titled “1. どの接続方式が何を変えるのか”| 方式 | power 経路 | signal 経路 | 何が改善するか | 主な量産難所 |
|---|---|---|---|---|
| stacked top/bottom contacts | top / bottom contacts を frontside から形成 | frontside 側で top / bottom を分離して routing | monolithic CFET の電気動作を最初に実現する | bottom contact resistance、top device source/drain 形成の process window、狭い縦分離空間 |
| double-row CFET + direct backside contact | cell boundary 側の VSS power wall と bottom device の backside contact | shared MRW で top-to-bottom signal connectivity を担う | 4T -> 3.5T、SRAM cell の面積縮小、MOL の via 本数削減 | backside patterning、dense backside wiring、front-to-back overlay |
| double-row CFET + M0 power rail | power wall を MOL へ移して power path を短くする | signal 側は MRW を継続利用 | gate parasitic capacitance をさらに下げ、A7 の追加性能余地を生む | MOL complexity、power wall の位置最適化、後続 node では追加 booster も必要 |
このページの比較表では、縦積層構造 と contact / power path を同じ面で比較できる形を優先しました。CFET を transistor だけで比較すると、A7 以降で増える MOL と backside の難所を見落としやすくなるためです。
2. なぜ frontside の stacked contacts だけでは足りないのか
Section titled “2. なぜ frontside の stacked contacts だけでは足りないのか”imec の 2024 VLSI 公開は、同発表で、electrically functional CMOS CFET devices with stacked bottom and top contacts を初めて示しました。
この実証では、18nm gate length、60nm gate pitch、50nm vertical separation の test vehicle 上で、common gate を持つ nFET / pFET の contact を frontside から取っています。
ここで出てきた CFET-specific module は 2 つです。
MDI (middle-dielectric isolation)
top / bottom gate を絶縁し、n / p のVtを分けるためのモジュールstacked bottom and top contacts
bottom contact metal fill / etch back と dielectric fill / etch back を狭い縦方向空間で実現するモジュール
ただし同じ imec の公開 は、frontside から bottom contact を作ると bottom contact resistance と top device source/drain formation の process window が狭くなりやすいとも述べています。
そのため imec は、bottom contact formation を wafer backside へ移す案も同時に試験し、top device survival rate が 11% から 79% に改善したと述べています。
ここから分かるのは、bottom device の contact をどちら側から取るかが歩留まりと process window に直結することです。図1 の左右で異なるのは bottom contact をどちら側から形成するかで、その違いが top device survival rate 11% と 79% の差になっています。
3. double-row CFET は何を減らし、何を backside に移すのか
Section titled “3. double-row CFET は何を減らし、何を backside に移すのか”imec の 2024 IEDM 公開は、同発表で、double-row CFET を A7 向けの standard cell architecture として提示しています。
この base cell では、片側が power connections 用で VSS power rail と bottom device の direct backside connection を持ち、もう片側が signal 用で MRW (middle routing wall) を持ちます。
double-row CFET を CFET を 2 列に横へ並べた配置替え と受け取ると、shared MRW の役割を見落とします。
shared MRW は、top / bottom device をつなぐための追加の高アスペクト比 via を減らし、MOL processing complexity を下げながら area efficiency を上げる役割を持ちます。
その MRW と stacked MOL の役割差、さらに first local interconnect metal layer との役割分担は、CFETのMOL接続とMRW に切り出しています。
imec の公開結果は、同発表で次の数字を示しています。
- standard cell height を
4Tから3.5Tへ縮小 - SRAM cell 面積を
single-row CFET比で15%縮小 A14 nanosheetベースの SRAM 比で40%超の area shrink
double-row CFET の価値は、power side と signal side を分けた standard cell architecture まで含めて初めて A7 の cell 縮小が実現することにあります。上の三つの数字は、縦積層に加えて power side と signal side を分けた cell まで組んだ結果です。
図2 の左が本節の base cell で、右が次節で追う M0 power rail です。power side の壁を cell boundary に立てるか MOL の M0 に集約するかで power path の長さと gate parasitic に差が出ます。右の backside 側の経路は imec 記事の記述範囲外のため、図では省きました。
4. M0 power rail はどの node から必要になるのか
Section titled “4. M0 power rail はどの node から必要になるのか”imec の 2026 年公開記事は、同記事で、double-row mCFET を A7 / A5 / A3 へ拡張するときに必要な boosters を node ごとに示しています。
| node | 主構造 | contact / power booster | 追加で必要になる booster | 何を補っているか |
|---|---|---|---|---|
| A7 | double-row CFET | direct backside contact、必要に応じて M0 power rail | gate parasitic 最小化 | N2 nanosheet 相当の RO（ring oscillator）performance を維持 |
| A5 | double-row CFET + outer-wall forksheet | M0 power rail の価値が増す | outer-wall forksheet、omega-gate | 縮小で落ちる drive current と gate parasitic の補正 |
| A3 | double-row CFET + forksheet booster | M0 power rail が継続 | hybrid channel orientation、embedded MDI | power density を抑えながら drive current を上げる |
同じ imec 記事は、公開記事で、A7 では double-row CFET の power wall を MOL へ集約して M0 power rail にすると追加メリットがあると示しています。
A5 では outer-wall forksheet により gate parasitic と channel stress を改善し、A3 では hybrid channel orientation が up to 20% の drive current 改善をもたらすと述べています。
よくある誤解は、M0 power rail を CFET と別系統の power 技術 と受け取ることです。imec の記事の node 別の並びに沿えば、A7 では追加メリットを与える選択肢、A5 / A3 では booster 一式へ組み込まれる power side の項目 と分解する方が実態に近いです。
5. なぜ backside patterning と overlay が支配的になるのか
Section titled “5. なぜ backside patterning と overlay が支配的になるのか”CFET で backside contact を使うと、難所は 縦積層そのもの から front と back をどう合わせるか へ広がります。
imec の 2024 IEDM 公開 では、bottom pMOS の source/drain への direct backside contact を、EUV backside patterning と tight overlay (<3nm accuracy) で実現したと示しています。
これは backside metal を付けられるか より、次の条件が量産成否を分けることを意味します。
- frontside で作った source/drain と backside contact の座標を合わせ続けられるか
- backside power wiring と backside signal wiring を高密度で分離できるか
- wafer bonding / thinning 後でも overlay budget を維持できるか
- bottom contact の改善が top device の process window 改善につながるか
この判定条件は、CFET 固有の contact 設計であると同時に、Backside Power Delivery とは何か や Backside alignment / overlay metrology の判定項目 と同じ front-to-back registration の問題でもあります。
M0 power rail の landing target 側は、Buried Power Railの基礎と量産判定条件 と合わせると、power rail をどの層に持つかの差を確かめられます。
6. 実務での比較軸
Section titled “6. 実務での比較軸”CFET の contact / power まわりを比較するときは、次の順で分けると判断を誤りにくくなります。
bottom device を frontside から取るのか、backside から取るのか
ここで top S/D の process window と top device survival rate に差が出る。power side と signal side を同じ壁で加工するのか、分けるのか
double-row CFET ではpower wallとMRWを分離して比較する。power wall が cell boundary にあるのか、MOL に入るのか
ここで power path の長さと MOL complexity に差が出る。比較対象が A7 なのか、A5 / A3 なのか
A5 以降ではouter-wall forksheet、omega gate、hybrid channel orientationまで booster が増える。overlay と backside wiring density を量産前提で比較しているか
device の断面図に加えて、front-to-back registration と backside routing まで比較対象に入っているかを確かめる。
CFET の判定条件は、縦積層できるか に加えて、stacked contacts、double-row standard cell、direct backside contact、M0 power rail をどの node でどこまで入れるかまで含みます。
その組み合わせで、A7 以降の area efficiency、process complexity、power density が変化します。
公開一次情報を時系列で追うと、流れは次のように読めます。
- まず
stacked top/bottom contactsで monolithic CFET の動作を実現する - 次に
double-row CFETとdirect backside contactでA7の standard cell を組む - その後
M0 power rail、outer-wall forksheet、hybrid channel orientationを node ごとに追加してA5 / A3へ延長する
したがって CFET の候補を比べるときは、device 名 よりも どの contact path と power path を採っているか を軸にすると、A7 / A5 / A3 で増える booster の差まで比べられます。
この分類は、設計担当が standard cell の power side / signal side 配置と cell height（4T か 3.5T か）を選ぶとき、プロセス担当が bottom contact を frontside と backside のどちらで形成するかと EUV backside patterning / tight overlay (<3nm accuracy) の判定条件を組むとき、検査担当が front-to-back overlay の測定項目を選ぶときに、そのまま比較軸として使えます。次に比較する軸は signal side です。同じ double-row CFET の cell で top device と bottom device をつなぐ MRW と stacked MOL の役割分担 をたどると、power wall を MOL へ集約した後に signal 経路へ残る加工の難所まで比べられます。
- フォークシートとCFETのロードマップ
- GAAのロードマップと次の構造候補
- CFETのMOL接続とMRW
- Backside Power Delivery とは何か
- Buried Power Railの基礎と量産判定条件
- Backside alignment / overlay metrology の判定項目
- 半導体製造フロー全体像
- 歩留まりと欠陥管理
References
Section titled “References”- imec, Towards a process flow for monolithic CFET transistor architectures
- imec, Imec demonstrates functional monolithic CFET devices with stacked bottom and top contacts
- imec, Imec proposes double-row CFET for the A7 technology node
- imec, Performance boosters to scale monolithic CFET across multiple logic technology nodes