Backside alignment / overlay metrology の判定項目

表側で作ったトランジスタと BEOL（表側の配線層）の座標へ、wafer を薄くした後に裏側から開ける via を着地させる。backside power delivery と CMOS 2.0 が量産で難しくなる背景には、この 表で作ったものと裏から開けるものを、量産ばらつき込みで正しく重ね続ける必要 があります。配線や via の設計が正しくても、表裏の位置合わせが崩れれば、最終的には resistance、opens / shorts、歩留まり、補正反映時間の問題として表に出ます。

front-to-back alignment（表裏位置合わせ）とは、frontside のトランジスタ・BEOL の座標に対して、backside から加工する via や power rail を、許容ずれ量（alignment budget）の内側で重ね合わせることを指します。このページは、なぜ overlay 問題なのか、CMOS 2.0 / CFET で何が厳しくなるのか、何で測って何で合わせるのか の3点を imec・ASML・KLA・EVG の一次情報を根拠に書き、露光機、overlay metrology、front-back aligner / bonder が同じ alignment budget のどこを担うのかを区別できるようにします。

最初に分類する点

backside power delivery は 裏面から power path を作る技術 と紹介されることがあるが、量産では frontside transistor / BEOL と backside feature を何 nm の budget で重ね続けられるか が中心判定条件
CMOS 2.0 や monolithic CFET は 上下方向の統合 を強めるので、overlay / registration の失敗がそのまま integration failure に直結する
metrology は alignment budget をフィードバック制御で維持する中核 で、測定結果の記録はその副産物
したがって、装置を比較するときは 露光機 に加えて、overlay metrology、front-backside aligner / bonder、warpage を含む wafer handling を一体で比較する必要がある

1. なぜ backside power delivery は alignment 問題なのか

imec の backside power 解説が示しているのは、power rail を裏面へ移すことで表面配線の自由度を取り返せる一方、wafer thinning、backside via / contact landing、front-to-back registration が一気に主問題へ上がることです。
電源供給の新構造として注目される一方、量産の現場では 狙った landing pad に裏面から確実に着地できるか が先に問われます。

その landing pad の代表例が Buried Power Rail です。
BPR がどこにあり、どの pitch / area budget で nTSV（裏面から開ける via）を受けるのかを意識すると、alignment budget は 標準セル設計に直結する上限 として読み取れます。imec の同じ解説では、nTSV を露出させるために Si を数百 nm まで薄化し、nTSV を BPR の上に着地させるための overlay 要求を 10 nm より良い値としています。

01 / 表で作った pad に裏から via を重ねる

図1　backside power delivery が overlay 問題になるのは、表側で作った BPR（landing pad）に、薄化した wafer の裏側から開ける via を重ねる必要があるからです。ずれが alignment budget を超えると、設計が正しくても resistance 上昇、opens / shorts、歩留まり低下として表に出ます。

図1 のように、BPR は表側のトランジスタ層で作り、via は wafer thinning 後に裏側から開けます。左の via は landing pad の中心に着地していますが、右の via は表裏のずれで pad から逸れ、ここで resistance 上昇や opens / shorts が生まれます。表側の露光と裏側の加工が別々の座標系で進むため、この重ね合わせが overlay 問題になります。

ここでは、ずれの種類を分ける必要があります。

薄化後の wafer warpage
backside 加工時の座標系ずれ
frontside 由来の pattern placement variation
process stack を通した後の post-process overlay ずれ

よくある誤解として、front-to-back alignment の良否は裏面露光機の overlay 仕様で決まる と受け取られやすいが、実際には frontside 由来の pattern placement variation と薄化後の wafer warpage は裏面露光より前の工程で生まれ、裏面側でどれだけ合わせ込んでも budget が先に崩れます。だから「最初に分類する点」で書いたとおり、露光機・overlay metrology・front-backside aligner / bonder・wafer handling を一体で比較する必要があります。

backside power delivery は、新しい配線アーキテクチャ であると同時に、front / back をまたぐ座標合わせの問題 でもあります。

2. CMOS 2.0 と monolithic CFET で何がさらに厳しくなるのか

imec の front and backside wafer connectivity 記事が示しているのは、表裏をまたぐ配線経路が増えるほど、配線密度 に加えて 表裏をまたぐ配線経路の位置の正しさ が設計の中心項目になることです。同じ記事は、wafer-to-wafer hybrid bonding の overlay 精度の目安を pitch の 1/4 とし、200 nm pitch なら 50 nm になると書いています。
さらに imec の monolithic CFET プロセスフロー記事では、上下積層の統合そのものが process integration 課題であり、整合・分離・導通の budget を丁寧に作る必要があることを読み取れます。

imec の2本の記事から、CMOS 2.0 / CFET 側で起きることを分類すると次の3点になります。

横方向の配線最適化だけでなく、上下方向の導通経路の整合まで性能・歩留まりを左右する
多少ずれても後で吸収する 余地が減る
alignment 失敗が device / interconnect / yield をまたいで波及する

だから GAA の次は何か を候補ごとに比べるときは、構造名と front-back registration を量産許容値内で管理できるか を同じ表で比較すると、技術ロードマップの読み違えを防げます。

3. 実際に何で測って何で合わせるのか

このテーマでは、装置名の暗記より、測定結果をどの露光条件・加工条件の補正に使うか が判定対象になります。

02 / ずれの発生源と測る装置、返し先

図2　ずれは露光・薄化・裏面加工の各段で別々に生まれ、測るのは最後の overlay metrology です。測定結果を露光・加工条件へどれだけ早く返せるかが歩留まり学習速度を左右するため、装置比較は露光機・overlay metrology・front-back aligner / bonder を一体で行います。

図2 の4段では、ずれは 1〜3 のそれぞれで生まれ、測定は 4 の overlay metrology で行い、測定結果は露光・加工条件へ返します（図では backside 側の 3 へ返す経路として描いています）。以下では、1 の露光側、4 の metrology 側、2〜3 の front-back alignment / bonding 側の順に、装置と判定項目を分けて書きます。

3.1 露光側の placement

ASML TWINSCAN NXT:2100i は、微細化そのものだけでなく、high-productivity な液浸露光装置（dual-stage immersion lithography system）であり、alignment budget の内訳では frontside の overlay / placement の基準面を支える役割を持ちます。
backside 時代でも、frontside 側の pattern placement が荒れていれば、後段でどれだけ backside を頑張っても budget が先に崩れます。

3.2 overlay metrology 側のフィードバック制御

KLA Archer 750 は overlay control の代表装置です。
また KLA eSL10 は、e-beam 系の overlay / defect inspection を比べ始める入口になります。

ここで比較するのは、pre-etch に近い情報で早く返す のか、加工後まで含めた最終的なずれを測る のか、という測定結果のフィードバック先の設計です。
backside power delivery では landing error が電気的失敗へ変化する ので、frontside 内の overlay と比べて、どこで測ってどこへ返すかの設計範囲が広がります。

Applied Materials の 2025年7月の技術記事では、BSPDN（backside power delivery network）で backside via が nanosheet や source/drain 近傍へ着地するため、従来の optical overlay proxy target では device-level のずれを代表しにくいと述べています。bonding、thinning、polishing による wafer distortion と、埋もれた frontside reference を通した計測が重なるため、eBeam metrology 側では高分解能、高速測定、高 landing energy、BSE 検出、contour extraction が同時に必要になります。

このため BSPDN の metrology は、露光後の位置ずれ測定 を超えて、測定点数、測定深さ、画像変換、補正モデルを増やしながら、cycle time と歩留まり学習速度を同時に管理する工程制御になります。この管理項目が、装置比較で先に比べる判定項目です。

3.3 front-back alignment / bonding 側

EVG GEMINI FB は 200 / 300 mm 対応の自動 fusion wafer bonding 装置で、SmartView NT3 bond aligner による sub-50 nm の wafer-to-wafer 位置合わせ精度を製品ページに書いています。一方 EVG610 BA は 200 mm までの研究向け手動 bond alignment 装置で、bottom-side microscope による backside alignment を ±2 µm（3σ）としています。2つの製品ページを比べると、裏面アライメントは 後工程の接合技術 であると同時に、frontside で作った基準へ backside を合わせ込む工程でもあり、この2製品はその装置例です。ここで担う精度は bonding の wafer-to-wafer 位置合わせであり、nTSV の着地に必要な 10 nm 未満の overlay は薄化後の裏面露光の側で担います。imec の CFET 記事も、bonding で生じる wafer 変形を露光側の overlay 補正で吸収する必要があると書いています。
CMOS 2.0 側で層間の導通や表裏をまたぐ配線経路を増やす場合、この領域は front-end integration 側の上限として比較します。

4. alignment budget はどこで厳しくなるのか

このテーマを実務の判断へ落とし込むと、判定条件は次の4つです。

判定条件	性能・歩留まりへの影響	関連ページ
alignment budget	backside landing と frontside feature がどこまでずれを許せるかを選定する	Backside Power Delivery とは何か
overlay測定結果のフィードバック先	測定結果をどこまで早く露光・加工条件へ返せるかが歩留まり学習速度を左右する	検査・計測・オーバーレイ装置の役割分担
wafer thinning / warpage	裏面加工に入った時点で座標系と取り回しが不安定になる	後工程とパッケージング
device-interconnect co-optimization	GAA / CFET / backside power を別々に比較すると難しさを見誤る	GAAのロードマップと次の構造候補

backside power delivery を採るかどうか は、電源配線の配置図を前提としたうえで、overlay / alignment を量産 budget で管理できるか にかなり依存します。

5. 比較時に突き合わせたい点

front-back registration が難しい という一文を、装置・計測・歩留まりの3方向へ展開して分類する
露光、overlay metrology、front-back alignment を一つの alignment budget の内訳として同じ表で比較する
CMOS 2.0 / CFET を語るときは、構造の次に alignment budget を比較項目に含める
装置比較では 誰が何を測るか より どの露光・加工条件へ測定結果を返すか を先に書く

この内容が使われる判断は三つあります。設計担当は BPR の pitch / area budget を選定する段階で、nTSV を受ける landing pad の許容ずれ量を標準セル設計の上限として確定します。プロセス担当は wafer thinning と backside 加工で生まれる warpage・座標系ずれを、どの露光・加工条件へどれだけ早く返すかというフィードバック経路として設計します。検査担当は optical overlay proxy target と eBeam の device-level 測定のどちらで landing error を検出するかを、cycle time と歩留まり学習速度の両方で比較して選定します。次に比べる軸は、同じ表裏位置合わせを後工程側で比較する Hybrid Bonding の位置合わせ・検査と、測定装置の役割分担をまとめた検査・計測・オーバーレイ装置の役割分担です。