CFETのMOL接続とMRW
CFET は nMOS と pMOS を縦に積んだ後、標準セルへ入れる段で難所が待っています。top / bottom device からどこで signal を抜き、どこで power を落とすかを選定する必要があるからです。bottom device の contact を frontside で取れば top device 側の process window が詰まり、backside へ回せば wafer bonding と overlay の要求が加わります。
2026-04-23時点。
CFET の MOL connectivity とは、縦に積んだ top / bottom device の source/drain を個別に取り出し、signal と power をそれぞれどの module で渡すかを選定する、標準セル内の配線分担です。このページでは、stacked MOL、shared MRW、direct backside contact、M0 power rail がどこで役割を分けるかを比較し、signal 側の module と power 側の module を区別できるようにします。
どこまでを frontside の MOL で加工し、どこから先を backside や local interconnect へ渡すかは、imec の公開一次情報が module ごとに示しています。imec の monolithic CFET process flow 解説 は、CFET の量産課題として advanced MOL and backside connectivity options を明示しています。imec の double-row CFET 発表 は A7 向け標準セルの中核として shared MRW と direct backside connection を分類し、imec の mCFET booster 解説 は M0 power rail を node 別 booster として位置づけています。
最初に分類する点
Section titled “最初に分類する点”stacked MOLは、top / bottom deviceを frontside から独立に contact するための最初の条件です。shared MRWは、double-row CFET の signal 側を担う共用 trench で、追加の高アスペクト比 via を減らしながら4T -> 3.5Tの縮小を支えます。direct backside contactは、bottom device の contact を backside 側へ移して top device 側の process window を広げる手段です。M0 power railは、double-row CFET の power wall をMOLへ移して power path を短くする booster です。- したがって
CFETは、transistor 構造に加えて、contact、signal connectivity、power handoff、first local interconnectの分担まで含めて比べる必要があります。
1. どこで何が切り替わるのか
Section titled “1. どこで何が切り替わるのか”まず、CFET の contact・signal・power の経路を layer ごとに分けます。図1 は double-row CFET 標準セルの断面で、5つの module がどの層に入るかを示します。
図1 のとおり、frontside の MOL には stacked MOL の独立 contact と M0 power rail が入り、2 row の間の shared MRW が signal 側を、cell boundary の power wall と backside が power 側を担います。first local interconnect metal は MOL の一段上です。層ごとの役割は次の表のとおりです。
| 層・モジュール | 何をつなぐか | 代表例 | 主な判定項目 |
|---|---|---|---|
| source/drain contact | top / bottom device の source/drain を個別に取り出す | stacked MOL、independent top/bottom contacts | contact resistance、contact-to-contact isolation、top device process window |
| signal side connectivity | top / bottom device 間と local signal path をつなぐ | shared MRW | via 本数、cell height、MOL complexity |
| power side connectivity | bottom device と power wall を backside または MOL 側へ渡す | direct backside contact、M0 power rail | overlay、power path 長、gate parasitic、IR drop |
| first local interconnect metal | MOL の上で最初の local signal metal を形成する | Cu local metal、Ru semi-damascene | line resistance、capacitance、via landing、yield |
ここで区別すべきなのは、M0 power rail と first local interconnect metal layer の層の差です。M0 power rail は CFET 標準セル内の power wall を MOL 側へ移す booster であり、first local interconnect metal layer はその一段上で signal line を形成する local metal module です。
2. 接続モジュール比較
Section titled “2. 接続モジュール比較”| モジュール | 位置 | 主な役割 | 改善したい項目 | 主な量産課題 |
|---|---|---|---|---|
stacked MOL | frontside MOL | top / bottom device を独立に contact する | independent routing を実現する | tight space での bottom / top contact 形成、vertical isolation |
shared MRW | double-row CFET の signal side | top-to-bottom signal connectivity を共用 trench で加工する | 追加 via を減らし 3.5T 標準セルへ縮める | trench 形成、signal routing density、MOL process simplification |
direct backside contact | bottom device 側 backside | bottom device の contact を backside から取る | top device survival、frontside congestion | wafer bonding / thinning、backside patterning、overlay |
M0 power rail | MOL power side | power wall を cell boundary から MOL 側へ移す | gate parasitic、power path 長、A7 以降の追加性能 | power wall 位置最適化、MOL complexity、後続 node の booster 組み合わせ |
| first local interconnect metal | MOL の上 | local signal metal を形成する | line resistance と capacitance を下げる | direct etch、gap fill、via landing、reliability |
この表で読み取る差分は、経路の出口そのものを別の場所へ動かせるのが power 側の2つだけ、という点です。stacked MOL、shared MRW、first local interconnect metal は frontside の MOL とその一段上という決まった位置のまま、contact 形成・trench 加工・line 形成の難所を引き受けます。これに対し direct backside contact は bottom device の contact 取り出し先を backside へ、M0 power rail は power wall を cell boundary から MOL へ移し、frontside の tight space に集まる負荷の行き先を変えます。以降の節の順序も同じで、frontside に留まる signal 側の stacked MOL（3節）と MRW（4節）が先、出口を動かす power 側の2つ（5節）が後です。
3. stacked MOL は何を実現するのか
Section titled “3. stacked MOL は何を実現するのか”imec の monolithic CFET process flow 解説は、同記事で、MDI に加えて top / bottom source-drain contacts の独立形成を CFET-specific module として示しています。同記事では、top と bottom の contact metal の間にもう一段の vertical isolation が必要で、これを実現する stacked MOL の proof of concept が共有されたと示しています。
2024 VLSI の imec 発表 では、functional monolithic CMOS CFET devices with stacked bottom and top contacts が示されました。ここでの要点は、frontside からでも独立 contact は実現できる一方で、bottom contact resistance と top device source/drain formation の process window が強く連動しやすいことです。
stacked MOL の主目的は、CFET を transistor demonstration から standard-cell integration へ移すために、top / bottom device を別々に contact できる状態 を作ることです。contact を上下二段へ積む加工は、その手段です。
4. MRW は何を減らすのか
Section titled “4. MRW は何を減らすのか”imec の double-row CFET 発表 が示す A7 向け base cell では、片側が power 供給用、もう片側が signal 配線用に最適化されます。signal 側の中核が MRW (middle routing wall) です。
同発表では、double-row CFET 標準セルを、base cell を2つ鏡像にして形成する two rows of stacked devices の構成として示しています。2つの base cell は the same MRW for signal connectivity を共用し、one shared MRW for every 3.7 FET で logic / SRAM cell を組めるとしています。その結果、single-row CFET の 4T から 3.5T へ縮め、SRAM cell で 15% の面積縮小、A14 nanosheet 比で 40%超 の area shrink を示しました。
ここでの要点は、MRW が signal 側の共用 trench である点です。shared MRW を使うことで、top / bottom device をつなぐための追加高アスペクト比 via を減らし、MOL processing complexity と cost を下げながら area efficiency を上げられます。
よくある誤解として、MRW は power rail の別名と受け取られやすいが、実際には signal connectivity をどこで加工するか を選定する cell-level module です。
5. direct backside contact と M0 power rail は power 側をどう動かすのか
Section titled “5. direct backside contact と M0 power rail は power 側をどう動かすのか”imec の 2024 VLSI 発表 では、bottom contact formation を backside へ移す案も示され、top device survival rate が 11% -> 79% へ改善したと報告されています。ここでの目的は、frontside の tight space に集中していた bottom device contact の形成を backside 側に回し、top device 側の process window を取り返すことです。
imec の double-row CFET 発表は、同発表で、この考え方が cell architecture にまで進み、direct backside connection が power side に入ると示しています。同時に、EUV backside patterning と tight overlay (<3nm accuracy) が必要だとも示しています。
direct backside contact は contact resistance 改善だけでなく、frontside で抱える contact 形成の難所を backside へ移す 選択でもあります。
imec の 2026 年 mCFET booster 解説は、同記事で、A7 の double-row CFET に対して moving the power wall ... to the middle of line (MOL) として M0 power rail を示しています。A7 では追加利益、A5 / A3 ではより重要な booster として位置づけられています。
ここでの分類は次です。
direct backside contactは bottom device の contact 取り出し先を backside 側へ動かすM0 power railは power wall の位置をMOLへ動かすMRWは signal 側の共用 connectivity を担う
この分類では、CFET の power 側は backside contact と M0 power rail で、signal 側は MRW で、frontside の独立 contact 条件は stacked MOL で、それぞれ役割を分けています。
図2 のとおり、signal 側は device の source/drain から上へ stacked MOL、shared MRW、first local interconnect metal の順に module が担い、power 側は bottom device の contact を backside へ回す direct backside contact と、power wall を MOL へ移す M0 power rail の二つが担います。数値で差が出るのは backside 化で、top device survival は 11% -> 79% へ改善し、その代わりに wafer bonding / thinning と <3nm の overlay が要求に加わります。
6. Mo contact と first local interconnect はどこでつながるのか
Section titled “6. Mo contact と first local interconnect はどこでつながるのか”このページの対象は CFET-specific connectivity module です。一方、実際の量産ではその前後にある module も別に実現する必要があります。
Mo contact と selective deposition の量産条件 が比較するのは、source/drain 直上の MOL contact 抵抗です。stacked MOL が top / bottom を独立に取り出せるか を比較するのに対し、Mo contact 側は 取り出した contact plug の抵抗をどこまで下げるか を比較します。
Ru local interconnect と semi-damascene の量産条件 が比較するのは、その一段上の first local interconnect metal layer です。MRW が CFET 標準セル内の signal side を分類するのに対し、Ru semi-damascene 側は 最初の local signal metal をどの module で形成するか を比較します。
言い換えると、CFET の contact・signal・power・local metal を実務で分けると次の順になります。
source/drain contactをどう形成するか
例: W / selective W / selective Motop / bottom deviceをどう独立に contact するか
例: stacked MOLsignal sideをどう共用 routing するか
例: shared MRWpower sideをどこへ移すか
例: direct backside contact / M0 power railfirst local interconnect metalをどの module で作るか
例: Cu local metal / Ru semi-damascene
7. A7 / A5 / A3 で何が増えるのか
Section titled “7. A7 / A5 / A3 で何が増えるのか”| node | signal 側の主判定条件 | power 側の主判定条件 | contact / signal / power 面で追加される booster |
|---|---|---|---|
A7 | shared MRW で 3.5T 標準セルへ縮める | direct backside contact、必要に応じて M0 power rail | backside overlay、power wall 最適化 |
A5 | MRW を維持しながら cell 密度をさらに下げる | M0 power rail の利益が強まる | outer-wall forksheet、omega gate |
A3 | signal 側の routing だけでなく current boost も必要 | power density を抑えながら drive current を上げる | hybrid channel orientation、embedded MDI、M0 power rail |
この node 表は、CFET の contact / signal / power 面で何を追加するか に絞った分類で、forksheet / CFET の構造差は対象外です。device roadmap 全体は フォークシートとCFETのロードマップ で、power/contact path は CFETのM0 railとbackside contact で、さらに細かく読み取れます。
CFET の contact / signal / power の経路を分類するときは、MOL が複雑になる の一文で片付けず、どの module が何を担うかで分ける必要があります。
stacked MOLは独立 contact 条件MRWは signal side の共用 connectivitydirect backside contactは bottom device contact の backside 化M0 power railは power wall のMOL化- first local interconnect はその一段上の local signal metal module
この分け方で分類すると、CFET は contact / signal / power / local metal の役割分担を再設計する話 として棚卸ししやすくなります。
この分担は、標準セル設計で cell height と MOL の via 本数を見積もる場面、integration で bottom contact を frontside の stacked MOL で取るか direct backside contact へ回すかを選ぶ場面、backside patterning の overlay を検査項目に入れる場面で使います。次に比べる軸は power / contact path で、CFETのM0 railとbackside contact が M0 power rail と backside contact を主題にしています。backside の overlay を検査項目として詰めるときは、Backside alignment / overlay metrology の判定項目 が次の比較先です。
- フォークシートとCFETのロードマップ
- CFETのM0 railとbackside contact
- GAAのロードマップと次の構造候補
- Mo contact と selective deposition の量産条件
- Ru local interconnect と semi-damascene の量産条件
- Backside Power Delivery とは何か
- Backside alignment / overlay metrology の判定項目
- Buried Power Railの基礎と量産判定条件
- 半導体製造フロー全体像
References
Section titled “References”- imec, Towards a process flow for monolithic CFET transistor architectures
- imec, Imec demonstrates functional monolithic CFET devices with stacked bottom and top contacts
- imec, Imec proposes double-row CFET for the A7 technology node
- imec, Performance boosters to scale monolithic CFET across multiple logic technology nodes
- imec, Imec demonstrates 16nm pitch Ru lines with record-low resistance obtained using a semi-damascene integration approach