Hybrid Bondingは産業のどの工程に使われるか

接合後の検査で overlay のずれや void が検出されたとき、直す先が接合機の設定なのか、CMP後の平坦度、洗浄後の粒子、plasma activation後の待機時間なのかで、担当する工程も対策も違います。

Hybrid bonding（ハイブリッド接合）とは、接合界面で Cu と dielectric（絶縁膜）を直接接合し、3D IC / chiplet / stacked sensor を作る advanced packaging と 3D integration の工程です。このページでは、公開一次情報で読み取れる産業上の使われ方を工程順に分解し、「どの工程に配置されるか」と「どの量産段階まで言えるか」を分けて書きます。技術原理そのものは Hybrid Bondingの基礎と量産判定条件に切り分けます。読み進めると、接合機の一工程と一続きの工程管理、W2WとD2W、量産fab・HVM装置・製品技術・開発中platformという成熟度の差を区別して公式資料を読めるようになります。

産業では、接合装置の一工程としてより、接合前の表面形成、洗浄、活性化、位置合わせから、接合後の overlay / void 検査、最終package / testまでを一続きで管理する工程として公開資料に載ります。同じ hybrid bonding でも、wafer同士をまとめて合わせる wafer-to-wafer と、選別したdieをwaferへ配置して接合する die-to-wafer では管理対象が異なり、各社が公開している情報の粒度も、量産fab、HVM装置、製品技術、開発中のplatformで異なります。

最初に分類する結論

工程位置	産業での役割	代表的な公開情報	確認日
front-end 3D stacking / silicon stacking	chiplet を上下に再統合し、SoC を分割した後に再結合する	TSMC-SoIC、Advanced Backend Fab 6	2026-05-26
pre-bond flow	CMP後の平坦度、wet clean、plasma activation、queue-time、表面再汚染を管理する	Applied Materials Kinex、EVG GEMINI FB for D2W	2026-05-26
wafer-to-wafer / die-to-wafer bonding	wafer同士、または選別したdieをwaferへ高精度に接合する	EVG GEMINI FB for D2W、Intel Foveros Direct 3D	2026-05-26
post-bond metrology / inspection	接合後のdie placement、overlay、void、bond qualityを測定し、前工程へ返す	EVG40 D2W	2026-05-26
製品適用	HPC / AI chiplet、3D SoC、HBM周辺、co-packaged optics、sensor integration、stacked CMOS image sensor	Applied Materials Kinex、Sony Cu-Cu Connection、Samsung X-Cube HCB	2026-05-26

01 / 接合機の前後まで続く工程順

図1　産業での hybrid bonding は、接合前のCMP・洗浄・活性化・待機時間管理から、位置合わせと接合、接合後の overlay / void / electrical chain / traceability の計測、package / test までが一続きの工程で、接合後の測定値は bonder と前工程へ返ります。

産業上の答えを短くまとめると、hybrid bonding は 先端パッケージの中でも、front-endに近い清浄度とoverlay管理を要求する3D集積工程です。図1のとおり、接合機の前にはCMP・平坦化、洗浄、表面活性化、待機時間管理が並び、後にはoverlay / void / electrical chain / traceabilityの計測が続き、測定値はbonderと前工程へ返ります。従来のwire bonding、一般的なdie attach、基板実装の汎用工程は適用範囲の外にあり、hybrid bonding は高密度なdie-to-die間の接合に絞って使われます。

公開情報のレビュー境界

この記事では、公式の公開一次情報で読み取れる工程名、装置名、platform名、製品技術に限定して分類します。顧客別の採用有無、未公開の歩留まり、社内量産条件、投資判断につながる数値は分類の対象外にします。

公開情報の区分	この記事での分類	例	注意点
production / fab platform	量産基盤に分類する	TSMC Advanced Backend Fab 6、TSMC-SoIC / 3DFabric	個別顧客製品の採用は推定の対象外にする
HVM equipment / process control	工程能力に分類する	Applied Materials Kinex、EVG GEMINI FB、EVG40 D2W	装置の対象用途と実製品の採用は分ける
product technology	製品構造で使われた接合技術に分類する	Sony Cu-Cu Connection	Sony資料はimage sensor用途が主対象
development / roadmap	開発中またはplatform強化の領域に分類する	Samsung X-Cube Hybrid Copper Bonding	開発中として分類し、量産一般化済みとは区別する
application candidate	装置・metrology側の対象用途に分類する	HBM、CPO、sensor integration	メーカー別・世代別の採用は個別に公式資料で確かめる

量産段階マップ

Hybrid bonding の情報は、同じ「使われる」という表現でも成熟度が違います。産業工程として分類する場合は、次の段階を分けます。

量産段階	判定基準	記事内の例	この記事での表現
量産fab / production service	fab、production、mass production、customer production serviceが公開されている	TSMC Advanced Backend Fab 6、EVG40 D2W	量産基盤、production向け
HVM装置	HVM environments、production environments、installed at customer sitesなどが公開されている	Applied Materials Kinex、EVG GEMINI FB、EVG40 D2W	HVM向け装置、工程能力
design-ready / customer-ready	顧客設計に使える技術要素として公開されている	Intel Foveros Direct 3D	設計・製品platform側の工程
製品技術	実製品カテゴリの接合技術として公開されている	Sony Cu-Cu Connection	stacked sensorの画素chipとlogic chipの上下接合工程
development	developing、roadmap、future generationとして公開されている	Samsung X-Cube HCB	開発中、微細pitch化の領域

1. 設計上はchiplet再統合の工程に含まれる

TSMC-SoIC は、SoCから分割されたchipletを再統合する front-end 3D inter-chip stacking platform として技術ページに示されています。CoW、WoWの両方式を持ち、異なる機能、サイズ、technology nodeのdieを組み合わせる設計自由度が主張されています。

ここから分かるのは、hybrid bondingが、接合材料の選択に加えて、巨大SoCを分割し、chipletを再統合する設計工程と製造工程の接点に位置づけられることです。 TSMCの Advanced Backend Fab 6 では、SoIC、InFO、CoWoS、advanced testingを含む3DFabric統合が、front-endからback-end processとtesting serviceまでをつなぐadvanced packaging / testing fabとして公開されています。

2. 実工程ではpre-bond flowが先に支配する

Hybrid bonding の成否は、bonding head、表面活性化、洗浄後に残る粒子、overlay、接合後anneal条件を同じ工程窓へ収められるかで決まります。 Applied Materials Kinex は、HVM向けのdie-to-wafer hybrid bonding systemとして、wet clean、plasma activation、in-situ metrology、queue-time control、system cleanliness、die-level traceabilityを一体で示しています。

この情報から工程位置を分解すると、接合前に次を管理する必要があります。

pre-bond項目	戻る工程	量産で影響する理由
flatness / Cu recess	CMP・平坦化	接合面の局所段差が未接合、抵抗上昇、voidを増やす
wet clean / residue removal	洗浄・表面前工程	粒子、残渣、再汚染がbond qualityを落とす
plasma activation	表面活性化	dielectric接合とCu接合に必要な工程窓を作る
queue-time control	搬送・待機時間管理	活性化後の再酸化、再汚染、表面状態の変化を抑える
in-situ metrology	工程内計測	bonding前後のoverlay制御へ測定値を返す

したがって、産業でhybrid bondingを担当する工程は、bonding という名前の装置工程に加えて、flatness / Cu recess の戻り先である CMP・平坦化、clean、activation、metrology、搬送制御まで広がります。

3. bonding本体はW2WとD2Wで工程設計が変化する

Hybrid bonding の量産工程には、大きく wafer-to-wafer と die-to-wafer があります。

Wafer-to-wafer

wafer-to-wafer は、wafer同士をまとめて合わせる方式です。面内の均一性、wafer distortion、front-to-back alignment、接合後のoverlay mapが主要な管理対象になります。 TSMC-SoICのWoWや、EVGのGEMINI FBが対象にするwafer-to-wafer fusion / hybrid bondingは、この領域に入ります。

Die-to-wafer

die-to-wafer は、個別dieをwaferへ配置して接合する方式です。known-good-die、die map、placement accuracy、die traceability、assembled後のyield splitが重要になります。 EVG GEMINI FB for D2W は、Co-D2Wの工程を carrier preparation、carrier population、wafer bonding、carrier separation の4区分で示し、cleaning、plasma activation、alignment verification、thermocompression bond moduleを同じ統合flowに入れています。

02 / W2WとD2Wの管理対象の差

図2　W2Wはwafer全体の整合（面内均一性、wafer distortion、front-to-back alignment、接合後のoverlay map）が成否を左右し、D2Wはdie単位の選別と追跡（known-good-die、die map、placement accuracy、die traceability、yield split）が成否を左右します。

この違いは、製品設計にも影響します。図2の左右のとおり、W2Wはwafer全体の整合が成否を決め、D2Wはdie単位の選別と追跡が成否を左右します。

4. post-bondではoverlayとvoidを工程へ返す

産業でhybrid bondingを量産する場合、接合後の合否判定には くっついたか に加えて、overlay、void、electrical chain、traceabilityの測定が要ります。 EVG40 D2W は、300mm wafer上のdie overlayを100%測定し、die placement accuracyを工程補正へ返すproduction向けmetrology platformとして公開されています。対象用途にはchiplet integration、HBM stack、3D SoC integrationが挙げられています。

この段階で測る対象は、少なくとも次に異なります。

測定対象	フィードバック先	比較軸
die placement / overlay	bonder、alignment、warpage補正	pitchに対して位置ずれの余裕が残っているか
void / bond quality	clean、activation、bonding条件	interface defectが残っているか
electrical chain / open-short	bonding、RDL、test	接合が電気的に条件を満たしているか
die traceability	良品ダイ、yield split、後工程test	不良die、配置条件、接合条件を分離できるか

die placement、void、electrical chain、traceability を分けて測ると、post-bond metrology / inspection は、hybrid bondingを量産工程に入れるための中核工程になります。

5. 製品適用はHPC、3D SoC、sensor integrationから広がる

公開情報で確かめやすい適用先は、HPC / AI向けchiplet、3D SoC、stacked image sensorです。

HPC / AI chiplet

Intel Foveros Direct 3D は、one or more chipletsをactive base tileへ直接attachし、copper viaのthermocompression bondingやwafer同士のdirect bondingでhigh-density direct stackingを行う技術として公開されています。pitchは世代ごとに9umから3umへ縮小する方向が示されています。

ここでの工程位置は、chipletをpackage上に横並びする2.5Dと異なり、active chip同士を上下方向に直接積層して短距離で結ぶ3D integrationです。

3D IC / X-Cube

Samsung Advanced Heterogeneous Integration では、X-CubeのHybrid Copper Bondingとして、従来のchip stackingよりlayout flexibilityに利点があり、less than 4umのultra-fine pitch Cu-Cu connectionを開発中として公開されています。これは、公開資料上では量産一般化済みというより、3D IC platformの微細pitch化に向けた開発領域に分類するのが安全です。

Stacked CMOS image sensor

Sony Semiconductor SolutionsのCu-Cu Connection は、stacked CMOS image sensorのpixel chipとlogic circuit chipを、それぞれの接合面に作ったCu端子で直接接合する技術です。Sonyは、従来のTSV方式で必要だった専用の配線領域を省き、terminal layout自由度と高密度化に寄与すると示しています。

この用途では、hybrid bondingはHPC向けに加えて、image sensorの画素chipとlogic chipを上下に統合する工程として使われます。

6. どの工程ではないのか

Hybrid bonding を産業工程で分類するときは、適用外も分けた方が誤解が減ります。接合装置の中で完結する一工程と受け取られやすいが、実際には、Kinex、GEMINI FB、EVG40が公開している範囲だけでも、洗浄、plasma activation、queue-time control、in-situ metrology、alignment verification、die-level traceability、接合後のoverlay測定までを含む工程連結として載っています。CMP後の平坦度は、この公開範囲から工程位置を分解し、flatness / Cu recess の戻り先として本記事がpre-bond項目に分類したものです。

誤解しやすい置き方	実際の分類
一般的な接着剤bonding	Cuとdielectricの直接接合を対象にするadvanced packaging / 3D integration
wire bondingの置き換え全部	高密度なdie-to-die接合向けで、wire bonding量産領域全体の置き換えとは分けて分類する
後工程だけの話	CMP、洗浄、表面活性化、overlay metrologyなどfront-endに近い管理を含む
接合装置だけの話	pre-bond flow、post-bond inspection、test、traceabilityまで含めた工程連結
TSVそのもの	TSVは垂直配線の方式であり、hybrid bondingは接合界面のCu / dielectric直接接合を対象にする
microbumpの単純な微細化	bumpの縮小に加えて、bump-lessに近い高密度な直接接合と表面状態管理を含む
すべてのHBMがhybrid bonding済み	公開装置・metrology情報ではHBM stackが対象用途に入るが、世代・メーカーごとの量産採用は個別に公式資料で確かめる

7. 工程別に突き合わせる順番

Hybrid bonding の産業利用を調べるときは、次の順で公式資料を読み比べると、技術名と工程名が混ざりにくくなります。

製品は何か HPC / AI chiplet、3D SoC、stacked sensor、HBM周辺、CPO、memory-on-logicのどれか。
接合方式は何か wafer-to-wafer、die-to-wafer、collective D2W、chip-on-wafer、wafer-on-waferのどれか。
pre-bond条件は何か CMP、wet clean、plasma activation、queue time、surface cleanliness、Cu recessをどう管理するか。
post-bond測定は何か overlay、void、bond strength、electrical chain、traceabilityをどこで測るか。
量産段階はどこか production、HVM equipment installed、design-ready、development、research demonstrationを分ける。

8. レビューで突き合わせた観点

公開前レビューでは、次の観点で本文を読み比べました。

観点	突き合わせ内容
source type	公式一次情報を主ソースに限定し、二次記事は根拠から除外する
process placement	設計、pre-bond、W2W / D2W、post-bond metrology、製品適用を分ける
maturity	production、HVM装置、product technology、developmentを分ける
overclaim control	HBM、CPO、X-Cubeについて、採用段階を公開情報に書かれた範囲で書く
route quality	関連する基礎記事、検査記事、歩留まり記事、3D packaging記事へ内部導線を追加する

まとめ

Hybrid bonding は、産業では advanced packaging の末端工程よりも手前の、front-end 3D stacking と advanced backend packaging / testing をつなぐ3D integration工程として使われます。工程上の中心は、W2W / D2W bonding本体だけでなく、pre-bondのCMP・洗浄・活性化、post-bondのoverlay / void / electrical inspection、さらにpackage / testへ続くtraceabilityです。

製品側では、HPC / AI chiplet、3D SoC、stacked CMOS image sensorで公開情報を確かめやすく、HBM、CPO、sensor integrationは装置・metrology側の対象用途として広がっています。採用状況を分類する場合は、技術名に加えて、工程位置、W2W/D2W、量産段階、検査のフィードバック先を分けて公式資料で確かめる必要があります。

この分類を使う場面は三つあります。設計担当は、chipletを分割したあとにW2WとD2Wのどちらで再統合するかを、wafer全体の整合とdie単位の選別・追跡のどちらを管理するかで選びます。プロセス担当は、CMP・洗浄・表面活性化・queue-timeの管理項目を、接合装置の仕様と同じ工程窓で設計します。検査担当は、overlayとvoidの測定値をbonder、洗浄、活性化のどこへ返すかを確定します。次に比較する軸は位置合わせと検査の分類で、Hybrid Bondingの位置合わせ・検査を分類するが続きます。