フォークシートとは

フォークシートとは、ナノシートのnFETとpFETのあいだに誘電体の壁を立て、両者の間隔が壁の厚みで決まる構造です。 imecは、この壁がpゲートの溝とnゲートの溝を物理的に切り離すため、FinFETやナノシートよりも狭いn-p間隔が取れると記しています。

定義・解説

ひとつの標準セルの中で、n側の積層とp側の積層は横に並んでいます。imecは、GAAナノシートの特徴を、シート状のチャネルを2枚以上縦に積み、pとnそれぞれの積層をひとつの論理標準セルに収めることだとしています。

この2つの積層のあいだには、仕事関数の異なる2種類のゲート金属を作り分ける余地が要ります。作り分けはリプレースメントメタルゲートの中で行われるので、間隔を詰めるほど、金属の削り分けと打ち分けマスクの合わせに使える余裕が細ります。ナノシートでnとpの距離が決まるのは、設計の都合よりも工程の余裕のほうです。imecは、工程側の余裕がナノシートのnとpをどこまで近づけられるかに上限を与え、それが標準セルの高さをさらに下げることを難しくしているとしています。同社が2021年に出した公式発表の記述です。

フォークシートは、この隙間に固体を据えます。ゲートを加工する前に、nとpのあいだへ誘電体の壁を作ります。壁が2つのゲート溝を仕切るので、金属の作り分けは壁の左右で独立します。距離を左右するのは、合わせ余裕よりも壁の厚みのほうになります。断面でゲート金属がフォークの形をとることが、名前の由来です。

距離を左右するものが、工程の余裕から壁の厚みへ移ります

ナノシートでは、金属の作り分けと打ち分けマスクの合わせに要る余地が、そのままnとpの距離になります。フォークシートは、そこへ誘電体の壁を先に立てて、距離を壁の厚みに置き換えます。

何が測れて、どこまで詰まったのか

2021年のVLSIシンポジウムの技術ハイライトは、imecがゲートオールアラウンド・ナノシートを使ったフォークシート構造のN/Pトランジスタの集積結果を報告したとしています。同資料は、フォークシート型でナノシート型と同等の短チャネル効果の抑制を示したこと、そのときのサブスレッショルドスイングが66〜68mV/decであること、チャネル形成後のウェットクリーニングを最適化してゲート界面のトラップ形成を抑えオンオフ特性を改善したこと、そして2種類の仕事関数金属ゲートの間隔を17nmまで縮めたことを挙げています。日本語版の技術ハイライトの記述です。

サブスレッショルドスイングは、ドレイン電流を1桁動かすために要るゲート電圧の幅で、小さいほどオフへ落としやすくなります。ここでの66〜68mV/decという値は、壁で仕切って三方からゲートで囲む形にしても、四方を囲むナノシートと同じ水準の切れが残ったことを示しています。

imecの公式発表は、同じ結果を別の面から書いています。300mmの工程で作られたこと、nとpのそれぞれが2段のSiチャネルを持ったこと、ゲート長22nmまで機能したこと、そして17nmという間隔が最先端のFinFET技術のおよそ35%にあたることです。同社はまた、性能が上がる理由の主なところを、ゲートとドレインの重なりが小さくなることによるミラー容量の低減に求めています。

この壁は、既存の工程列のどこに入るのか

産総研は、GAA構造トランジスタの試作に要る要素プロセスを4つ挙げています。シリコンとシリコンゲルマニウムを多段に積む結晶膜の成膜、シリコンゲルマニウム側だけを抜いてナノシート層を残す選択エッチング、ナノシートの周囲へゲート絶縁膜とゲート金属電極を回り込ませる成膜、そしてしきい値を合わせるために絶縁膜厚と金属膜厚をALDで精密に調整する工程です。2025年11月に公表した300mm共用パイロットラインについての記述です。エッチング選択比とHigh-k材料の膜厚制御が、そのまま働く工程列です。

フォークシートは、この工程列をそのまま使います。imecは、集積フローがナノシートの製造工程の多くを再利用するため、ナノシートからフォークシートへの移行は非破壊的だとしています。増えるのは壁を作る一連の工程です。だから難所も、壁の作り方と壁の生き残りに集まります。

なお、プロセスノードとしての位置づけは産総研マガジンが示しています。同記事は、32nm世代までが平面構造で、22nm世代からFinFETのフィン構造が導入され、3nm世代でナノシート構造が入り、2nm世代でナノシートが主流になる見通しだとしています。フォークシートは、そのナノシート世代を延ばすための足し算です。

壁の厚みが握っているもの

imecは、90nmの論理標準セル高さを実現するには、セルの真ん中に立てる内壁を8〜10nmという極端に薄い範囲へ収める必要があるとしています。ここからが厄介です。同社は、壁がデバイス工程の早い段階で作られるため、その後の前工程のエッチング工程すべてにさらされてさらに薄くなりうるとし、壁の材料選びに大きな要求が課されるとしています。壁が痩せるほど、左右のゲート溝を仕切る余裕が細ります。

合わせも厳しくなります。同社は、nまたはp固有の工程、たとえばソースとドレインのエピ成長を打ち分けるために、専用のマスクを薄い壁の上へ正確に着地させる必要があり、p/nマスクの合わせが難所になるとしています。壁の幅が8nm台であれば、マスクが着地すべき的の幅もその値になります。エッジ配置誤差が直接の管理対象になる場所です。

回路の側から来る上限もあります。imecは、実際の実装では90%のデバイスがnとpで共通のゲートを持つとし、内壁のフォークシートを使った標準セルでは誘電体の壁がそのつなぎを邪魔するとしています。壁を跨ぐためにゲートを高くすれば、寄生容量が増えます。三方だけを囲む形への懸念も残っており、同社は、GAA構造と比べてゲートがチャネルの制御を失うおそれが、特に短いチャネル長で心配されているとしています。ただし2021年の実測については、三方ゲートの構造でも静電特性がそのまま保たれたとも述べています。

壁を外へ移すという答え

imecは2025年のVLSIシンポジウムで、壁を標準セルの境目へ移した外壁フォークシートを示しました。壁はp-pまたはn-nの壁になり、隣の標準セルと半分ずつ共有する形になります。その結果、壁の厚さを約15nmまで緩めても、90nmのセル高さを保てます。壁がセルの真ん中から境目へ退くため、nとpの共通ゲートは一本の金属のまま両側のチャネルを覆います。以下はいずれも同社のTCADシミュレーションと版図に基づく値です。

作る順序も変わります。同社は、外壁では壁を集積フローの終盤、つまりナノシートのチャネルリリース、ソースとドレインのエッチバック、エピ成長のあとで作るとしています。壁は激しい前工程の列をくぐらずに済むので、ありふれた酸化シリコンで作れます。広いSi/SiGe積層に溝を掘り、酸化シリコンで埋めるだけです。

順序を変えたことで、2つの利得が付いてきます。ひとつはゲートの形です。同社は、壁が厚くなったぶん、最後のリプレースメントメタルゲート工程で壁を数nm掘り下げられるとし、5nm掘るのが最適で駆動電流がおよそ25%上がったとしています。三方ゲートがチャネルの4つ目の辺へ回り込み、Ω形のゲートになります。

もうひとつは歪みです。壁になる部分をハードマスクで覆っておくと、その下に残るシリコンの背骨がソースとドレインのエピ成長の種結晶として働き、隣り合うゲートのチャネルへ連続した結晶の土台を与えます。土台を欠いた場合はエピの界面に縦方向の欠陥が生じ、チャネルに入れた圧縮歪みが抜けます。同社は、歪みが抜けたときの駆動電流の損失を33%と見積もっています。応力ライナーと同じく、歪みは結晶の連続性の上に乗ります。

面積の差も数字で出ています。同社は、A10世代の外壁フォークシートによるSRAMのビットセルが、A14世代のナノシートによるものより22%小さいとしています。

壁が真ん中に立つか、境目に立つかで、差し出すものが入れ替わります

内壁は薄さと引き換えにセルの中の距離を詰め、外壁は厚さに余裕を得る代わりに詰める相手をセルの境目へ移します。どちらもimecの見積りでは90nmのセル高さに届きます。

現場のつまみ

壁の厚みが1つ目です。薄くすればセル高さを下げられますが、後続のエッチングで抜けやすくなり、p/n打ち分けマスクの合わせ余裕が減り、nとpの共通ゲートが壁を跨ぐことになります。厚くすれば作りやすくなりますが、壁がセルの真ん中に立ったままではセル高さが上がります。外壁は、壁をセルの境目へ移して隣と半分ずつ使うことで、この矛盾をほどいています。

壁を作る順序が2つ目です。先に作れば、壁はゲート加工の基準として使えますが、その後の薬液とプラズマをすべて浴びます。後に作れば材料は酸化シリコンで足り、歪みの土台となるシリコンの背骨も残せますが、チャネルリリースまで幅の広いSi/SiGe積層を持ち回ることになります。

空いた間隔の使い道が3つ目です。imecは、フォークシートによってトラック高さを5Tから4.3Tへ縮められるとする一方、空いた場所をシート幅を広げるほうへ回して駆動電流を増やす選び方もあるとしています。同じ構造から、面積を取るか電流を取るかを選べます。どちらを選ぶかがセル高さ（トラック数）に直結します。

フォークシートは、ナノシートとCFETのあいだを埋める構造です。CFETがnとpを上下へ折りたたむのに対し、フォークシートは横並びのまま、あいだに壁を1枚入れます。工程列の変更が小さいぶん導入が早く、そのぶん、壁1枚の厚みと生き残りに難所が集中します。

よくある質問（FAQ）

フォークシートとは何ですか？

ナノシートのnFETとpFETのあいだに誘電体の壁を立て、両者の間隔が壁の厚みで決まる構造です。imecは、この壁がpゲートの溝とnゲートの溝を物理的に切り離すため、FinFETやナノシートよりも狭いn-p間隔が取れると記しています。

ナノシートでnとpの間隔が詰まりにくいのはなぜですか？

2つの積層のあいだで、仕事関数の異なる2種類のゲート金属を作り分ける余地が要るためです。imecは、工程側の余裕がナノシートのnとpをどこまで近づけられるかに上限を与え、それがセル高さのさらなる低減を難しくしているとしています。

どこまで詰まったのですか？

2021年のVLSIシンポジウムの技術ハイライトは、2種類の仕事関数金属ゲートの間隔を17nmまで縮めたと記しています。imecの公式発表は、この17nmが最先端のFinFET技術のおよそ35%にあたるとしています。

三方だけをゲートで囲む形で、切れは保てますか？

2021年のVLSIシンポジウムの技術ハイライトは、フォークシート型でナノシート型と同等の短チャネル効果の抑制を示し、そのときのサブスレッショルドスイングが66〜68mV/decだったとしています。imecは、三方ゲートの構造でも静電特性がそのまま保たれたと述べています。

壁の厚さはどれくらいですか？

imecは、90nmの論理標準セル高さを実現するには、セルの真ん中に立てる内壁を8〜10nmという極端に薄い範囲へ収める必要があるとしています。壁をセルの境目へ移した外壁型では、約15nmまで太らせても90nmのセル高さを保てるとしています。

現場での難所はどこですか？

imecは3つ挙げています。壁が工程の早い段階で作られるため後続の前工程エッチングでさらに薄くなること、n固有またはp固有の工程のために専用マスクを薄い壁の上へ正確に着地させる必要があること、そして実装の90%を占めるnとp共通のゲートが壁に邪魔されることです。

空いた間隔は何に使うのですか？

imecは、トラック高さを5Tから4.3Tへ縮める使い方と、空いた場所をシート幅を広げるほうへ回して駆動電流を増やす使い方の両方を挙げています。同じ構造から、面積を取るか電流を取るかを選べます。

比較・違いを学ぶ

GAA（ゲートオールアラウンド）とは ── 四方をゲートで囲む形で、フォークシートはその一辺を壁に譲ります
CFET（相補型FET）とは ── nとpを上下へ折りたたむ構造で、フォークシートは横並びのまま詰めます

出典

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VLSIシンポジウム「2021年VLSIテクノロジー／回路シンポジウムの技術ハイライト」日本語版（2026年9月3日にリンク生存を実測、200）── ナノシート型と同等の短チャネル効果の抑制、サブスレッショルドスイング66〜68mV/dec、ウェットクリーニング最適化によるゲート界面トラップの抑制、仕事関数金属ゲート間隔17nm
imec「Imec Reports First Electrical Demonstration of Integrated Forksheet Devices」公式プレスリリース（2026年9月3日にリンク生存を実測、200）── 誘電体の壁がpゲート溝とnゲート溝を切り離すこと、300mm工程と2段Siチャネル、ゲート長22nm、17nmが最先端FinFETのおよそ35%、ミラー容量の低減、工程側の余裕がナノシートのnとpの近づけ方に上限を与えセル高さのさらなる低減を難しくしていること、5Tから4.3Tへのトラック高さ縮小とシート幅拡大という選択肢
imec「Outer wall forksheet to bridge nanosheet and CFET device architectures」公開技術記事（2026年9月3日にリンク生存を実測、200）── シート状チャネルを2枚以上縦に積み、pとnそれぞれの積層をひとつの論理標準セルに収める構成、セル高さ90nmに要る内壁の厚さ8〜10nm、後続の前工程エッチングによる薄化と材料への要求、p/nマスクの合わせ、共通ゲートを持つ実装が90%であること、外壁の約15nmと隣接セルとの共有、壁を終盤に作る流れと酸化シリコンの採用、壁を5nm掘り下げたときの駆動電流およそ25%増、シリコンの背骨と歪み、歪みが無い場合の駆動電流33%損失、SRAMビットセル面積22%減
imec「A view on the logic technology roadmap」公開技術記事（2026年9月3日にリンク生存を実測、200）── フォークシートの壁がpゲート溝とnゲート溝を物理的に切り離し、FinFETやナノシートよりも狭いn-p間隔を可能にすること
産業技術総合研究所「最先端構造トランジスタを試作可能な共用プロセスを独自開発」プレスリリース（2026年9月3日にリンク生存を実測、200）── GAA構造トランジスタの試作に要る要素プロセスとして挙げられたSi/SiGe結晶膜成膜、SiGe選択エッチング、ゲート絶縁膜と金属電極の成膜、しきい値制御のための膜厚調整
産業技術総合研究所「ロジック半導体とは？」産総研マガジン（2026年9月3日にリンク生存を実測、200）── 32nm世代までの平面構造、22nm世代からのフィン構造、3nm世代でのナノシート構造導入と2nm世代での主流化の見通し