セル高さ（トラック数）とは
セル高さ（トラック数）とは、標準セルの高さを、そのセルの範囲に収まる金属配線の本数で数えた寸法です。 imecは、論理標準セルの高さを、セルあたりの金属配線すなわちトラックの本数にメタルピッチを掛けたものと定めています。
産総研マガジンは、技術世代の名称ほどゲート長の縮小は進んでおらず、トランジスタや回路の構造や構成を工夫するなど微細化以外の手段で名称にふさわしい性能を達成しているとしています。プロセスノードの名前が実寸から離れたぶん、量産で追いかける実寸のひとつがセル高さです。
なぜ高さがひとつの数に固定されるのかは、セルの並べ方から来ています。電子情報通信学会の知識ベースは、スタンダードセル方式を、トランジスタから構成される基本演算回路をあらかじめ作り込んだライブラリとして登録しておき、これらをチップ上に配置して配線する方式だとしています。同知識ベースは電源配線について、セルベースLSIでは電源端子が左右の辺の向かい合う高さでそろうため、セルを横へ並べていくと電源の供給線が行に沿ってつながっていくとも書いています。
つまりセルは横一列に並び、行の上下を電源線が走ります。立命館大学のOCW講義資料は、ライブラリのひとつひとつのセルを組み合わせやすくするために高さや幅を共通化すると述べ、セルの高さ、Nウェル、VDD電源ライン、GNDラインの大きさと位置を規格化するとしています。行の高さは、上下の電源線とそのあいだに通せる配線の本数で決まります。だからトラックで数えます。
imecは6Tを、6本の金属配線がセル高さの範囲に収まることだとしています。
1トラック削ると、前工程へ何を要求するのか
Section titled “1トラック削ると、前工程へ何を要求するのか”imecは、最先端ノードのセルレベルでは、6Tのトラック高さの標準セルがデバイスあたり2本までのフィンを持ち、コンタクトピッチが57nmまで詰まっているとしています。同社の技術記事の記述です。ここでのコンタクトピッチは、あるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法です。
そこから5Tへ下げると、話が構造の話になります。imecは、5Tのトラック高さの標準セルへ移ると単一フィンのデバイスへの移行が要るとし、フィンの高さをさらに上げても駆動電流が不足するとしています。FinFETがここで息切れするのは、ゲート長が短くなって静電制御が弱まることに加えて、セル高さのほうから本数を削られるためです。
代わりに入るのがGAAナノシートです。同社は、ナノシートを縦に積むことでチャネル断面を3次元空間へ配り直せるとし、設計者がチャネルを広くする選び方も取れるとしています。その場合はセル高さを差し出して、大きな駆動電流を得ることになります。フィン本数という飛び飛びの数から、シート幅という連続した数へ、電流を作るつまみが移ります。
さらに下げるための足しがフォークシートです。imecは、フォークシートによってトラック高さを5Tから4.3Tへ縮められるとしています。壁でnとpの間隔を詰めた分が、そのままセル高さから引かれます。
5Tを下回った先については、同社は、セル高さのさらなる低減に上限を与えるのが配線の通しやすさであり、論理ブロックの単位で確かめるべき問題だとしています。そしてそれを解く道としてCFETを挙げています。同社はCFETを、nFETをpFETの上へ折りたたむ構造だとし、そこで3Tの論理標準セルまで見通しています。セル高さで比べると、A14世代のナノシートで115nm、A10世代で90nmという数字が示されています。
配線と中間層に、そのまま跳ね返ります
Section titled “配線と中間層に、そのまま跳ね返ります”セル高さの1本は、配線の寸法にもそのまま届きます。imecは、今日もっとも臨界な局所配線であるM1とM2のメタルピッチが40nmまで詰まっているとし、セル高さが5Tを下回るとBEOLの臨界層のメタルピッチが20nm以下になるとしています。最終的にM1とM2は21nmまで詰まり、そのあいだのビアの寸法は12〜14nmになるとしています。
この寸法では、デュアルダマシンの作り方そのものが行き詰まります。同社は、狭い溝とビアの中でバリアとライナが場所を占めすぎ、Cuの埋まる余地が減るため、ビア抵抗とそのばらつきが制限要因になるとし、高い電流密度の要求からエレクトロマイグレーションも厳しくなるとしています。対策として、ビアだけをRuやW、Moでバリアなしに下のCu配線へつなぐハイブリッドメタライゼーションを挙げ、21nmを下回るメタルピッチにはセミダマシンを挙げています。Ru配線の話が量産の議題に上がるのは、この経路です。3から4トラックまで下げる場合には、極めて低い抵抗の導体が要るとしています。
中間層も動きます。同社は、MOLが長らくソース、ドレイン、ゲートへの単層のコンタクトとして組まれてきたのに対し、5Tを下回るセル構成への移行が多層のMOL構造への進化を促すとしています。層とビアが足されていく形は、過去のBEOLがたどった道と同じです。さらに、埋め込み電源レールと自己整合ゲートコンタクトという構造上の足しが、局所配線でのトラック本数を減らすことを可能にし、それがトラック高さの低減そのものだとしています。同社は、多層MOLと埋め込み電源レールの組み合わせで、フォークシートを使ったセル設計のトラック高さを5Tから4Tへ押し下げられるとしています。
現場のつまみ
Section titled “現場のつまみ”トラック数そのものが1つ目です。下げれば同じ回路の面積が減りますが、入るフィンやシートが減って駆動電流が落ち、配線の通り道も減ります。上げれば電流と配線の余裕が増えますが、そのぶん面積とダイあたりの取れ数を差し出します。imecの数え方では、この1本がメタルピッチ1本分の高さに相当します。
チャネルの幅が2つ目です。ナノシート世代では、同じトラック高さのままシートを広げて電流を稼ぐか、シートを狭めて高さを下げるかを選べます。imecは、設計者がセル高さと大きな駆動電流を交換できるとしています。シート幅は連続した値を取れるので、標準セルライブラリの中で高駆動と高密度の版を作り分けやすい面もあります。
メタルピッチが3つ目です。縮めれば同じトラック数でセル高さを下げられますが、ビア抵抗とエレクトロマイグレーションが悪化し、EUVとマルチパターニングの負担も増えます。緩めれば配線の抵抗と信頼性は楽になりますが、セル高さが上がります。
電源レールの幅が4つ目です。電子情報通信学会の知識ベースは、電源配線幅の決定において、配線抵抗による電圧降下が許容値以下であることと、各配線セグメントに流れる電流をエレクトロマイグレーションに対して安全な電流密度へ収めることを条件とし、さらにマージンを見込んで実際の幅が決まるとしています。行の上下を走るこの太い線は、セル高さの中で最初に場所を取ります。だから埋め込み電源レールのように、電源をセルの平面より下へ移す構造が、トラック本数の削減として働きます。
セル高さは、PDKの中で設計側が受け取る数のひとつです。同時に、その1本の増減が、フィンの本数、コンタクトピッチ、メタルピッチ、MOLの層数、電源の通し方まで一斉に動かします。ノード名が実寸を離れた今、量産の側でノードの中身を測るなら、この数のほうが手がかりになります。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”セル高さ（トラック数）とは何ですか？
標準セルの高さを、そのセルの範囲に収まる金属配線の本数で数えた寸法です。imecは、論理標準セルの高さを、セルあたりの金属配線すなわちトラックの本数にメタルピッチを掛けたものと定めています。
なぜ本数で数えるのですか？
標準セルは同じ高さのまま横一列に配置して使うためです。電子情報通信学会の知識ベースは、セルベースLSIでは電源端子が左右の辺の向かい合う高さでそろうため、セルを横へ並べていくと電源の供給線が行に沿ってつながっていくとしています。行の高さは、上下の電源線とそのあいだを通る配線の本数で決まります。
6トラックとはどういう意味ですか？
imecは、6Tを、6本の金属配線がセル高さの範囲に収まることだとしています。同社は、最先端ノードのセルレベルでは6Tのトラック高さの標準セルがデバイスあたり2本までのフィンを持ち、コンタクトピッチが57nmまで詰まっているとしています。
トラックを1本減らすと何が変わりますか？
前工程に要る構造が入れ替わります。imecは、5Tのトラック高さへ移ると単一フィンのデバイスへの移行が要るとし、フィンの高さをさらに上げても駆動電流が不足するとしています。そこでGAAナノシートへ移り、シートの幅で電流をつくる形になります。
配線側には何が起きますか？
imecは、セル高さが5Tを下回ると臨界となるBEOL層のメタルピッチが20nm以下になるとし、最終的にM1とM2は21nmまで詰まるとしています。ビアの寸法は12〜14nmとなり、バリアとライナが場所を占めてCuの埋まる余地が減るため、ビア抵抗とばらつき、エレクトロマイグレーションが制限要因になります。
どこまで下げられますか？
imecは、5Tより下ではセル高さのさらなる低減に上限を与えるのが配線の通しやすさだとし、それがCFETへ向かう理由だとしています。同社は、A14世代のナノシートで115nm、A10世代で90nmというセル高さを挙げています。
セル高さは面積のためだけの数ですか？
電流との交換材料でもあります。imecは、設計者がチャネルを広くする選び方も取れるとし、その場合はセル高さを差し出して大きな駆動電流を得ることになるとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”この記事の事実は、誰でも読める公開資料を根拠とし、各URLの到達可否をこちらで実測しています。したがって、リンク先が移動または消滅した場合は、その旨をこのページへ反映します。
- imec「A view on the logic technology roadmap」公開技術記事（2026年9月3日にリンク生存を実測、200）── 6Tの意味、最先端ノードでの2フィンとコンタクトピッチ57nm、M1とM2の40nmピッチ、5Tで単一フィンになり駆動電流が不足すること、フォークシートによる5Tから4.3Tへの縮小、5Tより下でのルータビリティの上限とCFETによる3T、M1とM2の21nmとビア寸法12〜14nm、バリアとライナによるビア抵抗とエレクトロマイグレーションの悪化、ハイブリッドメタライゼーションとセミダマシン、3から4トラックに要る低抵抗導体、埋め込み電源レールと自己整合ゲートコンタクトによるトラック高さ低減
- imec「Outer wall forksheet to bridge nanosheet and CFET device architectures」公開技術記事（2026年9月3日にリンク生存を実測、200）── 論理標準セル高さがトラック本数とメタルピッチの積であること、チャネルを広くしてセル高さと駆動電流を交換できること、A14世代の115nmとA10世代の90nmというセル高さ
- imec「Logic technology scaling options for 2nm and beyond」公開技術記事（2026年9月3日にリンク生存を実測、200）── セル高さが5Tを下回るときのメタルピッチ20nm以下、単層MOLから多層MOLへの進化、多層MOLと埋め込み電源レールによる5Tから4Tへの押し下げ、コンタクトポリピッチの測り方
- 電子情報通信学会 知識ベース「10群1編1章 集積回路設計」（2026年9月3日にリンク生存を実測、200）── スタンダードセル方式が基本演算回路をライブラリとして登録し、チップ上に配置して配線する方式であること
- 電子情報通信学会 知識ベース「10群1編3章 集積回路設計」（2026年9月3日にリンク生存を実測、200）── セルの電源端子が左辺と右辺の対称の位置にあり、横方向に配置すると横方向の電源供給配線が形成されること、電源配線幅がIRドロップとエレクトロマイグレーションの条件にマージンを足して決まること
- 立命館大学 OCW「集積デバイス工学（11）CMOSレイアウト」講義資料（2026年9月3日にリンク生存を実測、200）── セルの高さや幅を共通化すること、セルの高さとNウェル、VDD電源ライン、GNDラインの大きさと位置を規格化すること
- 産業技術総合研究所「ロジック半導体とは？」産総研マガジン（2026年9月3日にリンク生存を実測、200）── 技術世代の名称ほどゲート長の縮小は進んでおらず、構造や構成の工夫で名称にふさわしい性能を達成していること