RC遅延とは
RC遅延とは、配線そのものが持つ抵抗（R）と容量（C）の積で決まる、信号が伝わるまでの遅れです。
チップの中の配線は、細い金属の線です。線には抵抗があり、隣の線や上下の層との間には容量が生まれます。抵抗を通して容量を充放電するので、送り出した電圧が受け手側で入れ替わるまでに時間がかかります。この時間がRC遅延です。
スケーリングは能動素子の速度を上げます。ところが配線の側では、同じ縮小が逆向きに働きます。電子情報通信学会の知識ベースは、微細化に伴って配線の信号遅延（RC遅延）が増加すると記しています。世代を進めるほど、チップ全体の時間のうち配線が占める割合が大きくなります。
この行き詰まりが、材料の置き換えを呼びました。同知識ベースは、配線材料にAlCu合金、配線間絶縁膜にSiO2が長く使われてきたものの、微細化によるRC遅延の増加を抑えるため、おおよそ180nmノード（配線幅280nm）を境として、AlCuより低抵抗な銅とSiO2より低誘電率なLow-k絶縁膜が主に使われるようになったと記しています。
同じ縮小が、RとCを同時に押し上げます
Section titled “同じ縮小が、RとCを同時に押し上げます”電子情報通信学会の知識ベースは、微細化と高集積化が進むごとに配線ピッチが1世代あたり約0.7倍へ縮み、配線の層数が増えていくと記しています。線が細くなれば断面積が減って配線抵抗（R）が上がり、線と線の間が詰まれば配線間容量（C）が上がるので、配線側の信号の遅れが増えます。1回の縮小が、RとCの両方を同時に押し上げます。
寸法の目安も公開されています。名古屋大学の関根誠氏と堀勝氏によるプラズマ・核融合学会誌の公開解説は、配線の幅と間隔が300nm程度を割る頃から、抵抗と線間容量の増大による配線間の信号遅延が表に出て、スケーリングで速くなったトランジスタの実力を配線側が押しとどめる問題になったと記しています。作る側から言えば、トランジスタを速くした投資の見返りが配線側で目減りしはじめる寸法です。
手立ては2つ、代償も2つ
Section titled “手立ては2つ、代償も2つ”抵抗を下げる手は、配線材料の置き換えです。JEITAの半導体用語集は、ICの配線材料をアルミニウムから銅へ替えると、電気抵抗率はおよそ半分になり、配線の遅れが小さくなって高速化が可能になると記しています。同用語集は、この置き換えがMPUなど高速のICの配線材として採用されたと記しています。
容量を下げる手は、層間絶縁膜の置き換えです。電子情報通信学会の知識ベースは、第一世代のCu配線で層間絶縁膜にSiO2（k約4.2）を使い、130nmノードでSiOF（k約3.5）、90nmと65nmでSiOC（k約3）、45nm以降は膜の中へ空孔（ポア）を入れたポーラスSiOC膜などへ進んだと記しています。プラズマ・核融合学会誌の公開解説は、さらにk値を2.5未満へ下げるために膜中へ空孔を形成すると記しています。
代償は、それぞれの手にぶら下がっています。銅は絶縁膜へ拡散しやすいため、バリアメタルで覆われます。JEITAの半導体技術ロードマップ専門委員会の報告は、ダマシン構造ではバリア膜厚効果、つまり全断面積に占める銅の割合が下がることによる配線抵抗の増大も考えに入れる必要があるとしています。溝の断面の一部をバリアに明け渡すぶん、銅そのものの通り道は細くなります。銅は反応性イオンエッチングでの加工が難しいので、ダマシン法とCMPも一緒に付いてきます。
絶縁膜の側の代償は強度です。電子情報通信学会の知識ベースは、k値を下げるほど絶縁膜の機械的な強さが落ち、ウェーハ工程やパッケージ工程で膜の剥がれや割れが起きて、Low-k膜を入れること自体を難しくしていると記しています。
現場で測るもの
Section titled “現場で測るもの”世代をまたいで比べるときは、長さをそろえた積を使います。JEITAの半導体技術ロードマップ専門委員会の平成19年度報告は、Intermediate配線について長さ1mmあたりのRとCの積（ns）を縦軸に取り、RC遅延の推移を示しています。
もう1つの物差しが実効誘電率（keff）です。同報告の感度解析では、配線間およびビア層間のlow-k材料のk値よりも、Cu拡散防止膜やCMP保護層（キャップ、ハードマスク）の膜厚とk値のほうがkeffに最も大きく影響しているとされています。同報告は、Cu拡散防止膜そのものの性格からk値を下げにくく、従来はk値4〜5程度のSiCN膜が広く使われてきたとも記しています。配線間の絶縁を担うLow-k材料よりも、その上下に挟まる薄い膜のほうが実効の容量を左右している、という結果です。
寸法だけでなく、面の荒れも配線抵抗を左右します。日本半導体製造装置協会（SEAJ）の技術ロードマップ報告書は、配線やビアの側壁の荒れ、ポーラスLow-k膜の空孔が開いた側壁の荒れ、バリアメタルの荒れ、銅の表面の荒れが、いずれも電子の散乱に影響して銅配線の抵抗上昇につながると記しています。同報告書は、トレンチの寸法と深さと表面の荒れがどれも配線抵抗に影響するため、装置とプロセスの側ではプラズマ密度とバイアスの最適化、そして温度制御が重要な課題になるとしています。抵抗を測るより先に、削った面の荒れを測る仕事です。
JEITAの平成19年度報告は、銅の中で電子が進む平均自由行程（34nm）に対して配線幅が3倍を切ると、結晶粒界や配線の側面・上下の界面での非弾性散乱が無視しがたくなり、抵抗の増加として実際に測られるとしています。同報告は、この電子散乱で実効抵抗率が上がるため2010年以降のRC遅延が急な増え方へ入り、絶縁膜のk値の推移が後ろ倒しになった分だけその増加が前倒しになるとしています。
抵抗を下げる手も容量を下げる手も、細くするほど余地が縮みます。掘り方と剥がし方の側でk値を守るメタルハードマスク、間を空洞にするエアギャップ、削る方式へ立ち返るRu配線は、いずれもこの積のどちらかを小さくする側に立ちます。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”RC遅延とは何ですか？
配線そのものが持つ抵抗（R）と容量（C）の積で決まる、信号が伝わるまでの遅れです。電子情報通信学会の知識ベースは、配線の微細化に伴って断面積の減少で配線抵抗が増え、配線間隔の縮小で配線間容量が増えるため、配線の信号遅延が増加すると記しています。
なぜ微細化で増えるのですか？
同じ縮小が抵抗と容量の両方を押し上げるためです。電子情報通信学会の知識ベースは、1世代あたり配線ピッチが約0.7倍へ縮み、断面積が減って配線抵抗が上がり、間隔が詰まって配線間容量が上がるため、配線側の信号の遅れが増えると記しています。
どのくらいの寸法から問題になりますか？
プラズマ・核融合学会誌の公開解説は、配線の幅と間隔が300nm程度を割る頃から、抵抗と線間容量の増大による配線間の信号遅延が表に出て、スケーリングで速くなったトランジスタの実力を配線側が押しとどめる問題になったと記しています。
どの世代から材料が替わったのですか？
電子情報通信学会の知識ベースは、配線材料にAlCu合金、配線間絶縁膜にSiO2が長く使われてきたものの、微細化によるRC遅延の増加を抑えるため、おおよそ180nmノード（配線幅280nm）を境として、AlCuより低抵抗な銅とSiO2より低誘電率なLow-k絶縁膜が主に使われるようになったと記しています。
抵抗と容量、それぞれ何を下げてきましたか？
抵抗の側では配線材料です。JEITAの半導体用語集は、ICの配線材料をアルミニウムから銅へ替えると、電気抵抗率はおよそ半分になり、配線の遅れが小さくなって高速化が可能になると記しています。容量の側では層間絶縁膜で、電子情報通信学会の知識ベースは、第一世代のCu配線でSiO2（k約4.2）、130nmノードでSiOF（k約3.5）、90nmと65nmでSiOC（k約3）、45nm以降は膜の中へ空孔を入れたポーラスSiOC膜などへ進んだと記しています。
代わりに何を差し出しますか？
銅の側ではバリアメタルです。JEITAの半導体技術ロードマップ専門委員会の報告は、ダマシン構造ではバリア膜厚効果、つまり全断面積に占める銅の割合が下がることによる配線抵抗の増大も考えに入れる必要があると記しています。絶縁膜の側では強度で、電子情報通信学会の知識ベースは、k値を下げるほど機械的な強さが落ち、ウェーハ工程やパッケージ工程で膜の剥がれや割れが起きて、Low-k膜を入れること自体を難しくしていると記しています。
今後の見通しはどうなりますか？
JEITAの半導体技術ロードマップ専門委員会の平成19年度報告は、銅の中で電子が進む平均自由行程（34nm）に対して配線幅が3倍を切ると、結晶粒界や配線の側面・上下の界面での非弾性散乱が無視しがたくなり、抵抗の増加として実際に測られるとしています。同報告は、この電子散乱で実効抵抗率が上がるため2010年以降のRC遅延が急な増え方へ入るとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- Low-k材料とは ── 積のうちC側だけを担当する材料
- メタルハードマスクとは ── 下げたk値を工程で守る側の手
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- 電子情報通信学会「知識ベース 10群2編4章 プロセスモジュール技術」公開PDF（2026年9月2日にリンク生存を実測、200）── 1世代あたり配線ピッチが約0.7倍へ縮むこと、断面積が減ってRが増え間隔が詰まってCが増えるため配線の信号遅延が増えること、おおよそ180nmノード（配線幅280nm）を境にAlCu合金とSiO2から銅とLow-k絶縁膜へ移ったこと、SiO2（k約4.2）から130nmのSiOF（k約3.5）、90nmと65nmのSiOC（k約3）、45nm以降のポーラスSiOCへの推移、Low-k化に伴う機械的強度の低下と剥離やクラック
- JEITA 半導体技術ロードマップ専門委員会「平成19年度報告 第6章 WG4 配線」公開PDF（2026年9月2日にリンク生存を実測、200）── 長さ1mmあたりのRとCの積で示したRC遅延の推移、電子散乱で実効抵抗率が上がり2010年以降のRC遅延が急な増え方へ入ること、k値の推移が後ろ倒しになった分だけ増加が前倒しになること、平均自由行程34nmに対して配線幅が3倍を切ると非弾性散乱が無視しがたくなること、ダマシン構造でのバリア膜厚効果による配線抵抗の増大、keffへの感度がCu拡散防止膜とCMP保護層の膜厚およびk値で最も大きいこと、Cu拡散防止膜に従来k値4〜5程度のSiCN膜が広く使われてきたこと
- JEITA 半導体部会「半導体用語集」公式用語集（2026年9月2日にリンク生存を実測、200）── 配線材料をアルミニウムから銅へ替えると電気抵抗率がおよそ半分になり配線の遅れが小さくなること、MPUなど高速のIC向けに採用されたこと
- 日本半導体製造装置協会「2012年度版 半導体製造装置技術ロードマップ報告書 ウェーハプロセス」公開PDF（2026年9月2日にリンク生存を実測、200）── 配線とビアの側壁、ポーラスLow-kの空孔を持つ側壁、バリアメタル、銅表面の荒れがいずれも電子散乱に影響して銅配線の抵抗上昇につながること、トレンチの寸法と深さと表面の荒れが配線抵抗に影響し、プラズマ密度とバイアスの最適化および温度制御が課題になること
- プラズマ・核融合学会誌「低誘電率（Low-k）材料のドライエッチング」公開解説（2026年9月2日にリンク生存を実測、200）── 配線の幅と間隔が300nm程度を割る頃から配線間の信号遅延がトランジスタ性能の頭打ちとして表に出たこと、k値を2.5未満へ下げるために膜中へ空孔を形成すること