ビア抵抗とは
ビア抵抗とは、上下の配線層をつなぐ縦の穴、つまりビア1個あたりの電気抵抗です。
多層配線では、同じ層の中を横に走る配線と、層と層を縦につなぐビアが交互に並びます。横配線の抵抗は、銅の断面積と長さでおおよそ決まります。ビアの高さは配線層の厚み程度ですから、長さの効果は小さいままです。それでもビア抵抗が現場の話題になるのは、ビアの底に、電流が縦に貫く別の材料の層があるためです。
ダマシン法でビアと配線溝を埋めるとき、銅を入れる前にバリアメタルを溝と穴の内壁へ付けます。バリアメタルは銅より抵抗率の高い材料です。横に走る配線では、バリアは配線の側面と底面にあり、電流の道と並んでいます。ビアでは、バリアがビアの底にも回り込むため、上下の銅どうしの間にバリアが直列に入ります。
ビア底のバリアが、そのままビア抵抗になります
Section titled “ビア底のバリアが、そのままビア抵抗になります”東北大学の小池淳一氏は、応用物理の総合報告で、Cu-Mn合金に自分でバリヤ層を作らせる方式を、90nmノードの2層配線（デュアルダマシン）へ適用した結果を報告しています。同報告によれば、第1層配線とビアのつなぎ目が連続した組織になり、ビアの底へ抵抗の高いTa/TaN層が残る従来の配線と比べて、ビア抵抗は1/8程度まで下がりました。（国内デバイスメーカーの協力で作った2層配線での測定値です）
45nm世代でも同じ向きの結果が報告されています。伊藤和博氏はまてりあの解説で、Ti基の自己形成バリア層を、比誘電率2.7の低誘電率膜と組み合わせた45nmノードのCu配線（デュアルダマシン）へ適用し、ビア抵抗の平均値が従来のTa/TaNバリアの約1/3まで下がり、ビア抵抗の分布も大きく狭まったと述べています。
同解説は、その理由を2つ挙げています。1つは、ビアの底へ回り込んだ抵抗率の高いバリアが、そのままビア抵抗を押し上げる点です。もう1つは、Ta/TaN膜の厚さがウェハ面内で大きくばらつくため、ビア抵抗のばらつきまで広がる点です。ビア抵抗の平均値と、そのばらつきが、同じ1枚の膜の厚さから来ます。 バリアメタルの成膜レシピを触ると、配線抵抗より先にビア抵抗が動きます。
ビアチェーンで、1個あたりの値へ換算します
Section titled “ビアチェーンで、1個あたりの値へ換算します”ビア1個の抵抗は、両側の配線や測定系の抵抗に埋もれます。そこで同じビアを多数直列に結んだビアチェーンを作り、鎖全体の抵抗を測ってビアの個数で割ります。富士通研究所の中村友二氏と鈴木貴志氏は、応用物理の展望記事で、上下2層へ幅W1・長さ30μmの配線を配し、径0.14μmのビアで数珠つなぎにした構造を、加速劣化試験のパターンの1つとして挙げています。
数の話も、現場では大きな比重を占めます。三菱電機の大崎明彦氏らは、表面技術の解説で、130nm世代のLSIでVia径が0.2μm程度となり、Viaの個数が1チップ当り数千万個を超えているため、埋め込みの確かさが問われると述べています。（2002年時点の記述です）1個あたりの不良率がわずかでも、数千万個が並ぶ回路では、そのままチップの歩留まりへ届きます。
時間とともに上がるビア抵抗
Section titled “時間とともに上がるビア抵抗”中村氏と鈴木氏の展望記事は、ストレスマイグレーション（SM、応力誘起ボイド、SIV）を述べています。無通電のまま高温で放置するだけで配線が切れる現象で、配線にかかった引張応力をやわらげる拡散クリープと考えられています。
同記事によれば、SM故障の起きやすさは、そのビアに付く配線の形で大きく変わります。幅1μm以上の太い配線ほど起きやすく、幅が広いほど短い時間で起きます。ボイドができる場所は、ビアの中か、ビアの真下で太幅配線と接する面です。ビア径とほぼ同じ幅の細い配線でも、4000〜10000時間ほど経ってから故障が見つかりはじめ、そこから先は故障の出る割合が一気に高まったとしています。（2009年時点の記述です）
伊藤氏のまてりあの解説も、SIV試験にかけると、従来のTa/TaNバリアで作ったビアの鎖では熱のストレスで抵抗が増え、Ti基の自己形成バリアで作った鎖では抵抗が保たれたと述べています。
手当ては、材料側とレイアウト側の両方から来ます。中村氏と鈴木氏が挙げるプロセス側の手当ては、バリアメタルをどう付けるか、バリア絶縁膜へ前処理をかけるか、界面をどう作るか、金属のキャップを載せるか、めっき銅をどう成膜して焼くか、といった項目です。これに加えて、太い配線や、そこから突き出た細い配線へつながるビアを複数個に増やすという、レイアウト側の手当ても取られているとしています。1個で足りるはずの場所へ2個以上のビアを打つ設計は、ここから来ています。あわせてエレクトロマイグレーションも同じビア近傍で起きるため、両方の試験結果を持って設計ルールが決まります。
差し出すもの
Section titled “差し出すもの”ビア抵抗を下げる素直な手は、ビア底のバリアを薄くすることです。ここに拡散の問題が入ります。小池氏の総合報告は、銅が絶縁層中へ拡散しやすいため、銅を埋める前にまずTaN膜を作って拡散バリヤ層とし、その上に銅の濡れ性を保つTa膜をライナー層として重ねると述べています。同報告は、配線幅が細るほど、本来なら銅で埋めたい溝の断面をライナー層とバリヤ層が食うため、実効の配線抵抗が上がっていくことも記しています。
そこで合金元素に自分でバリアを作らせる手が、自己形成バリヤ層です。ただし拡散を防ぐ性能まで一緒に下がると意味を失うため、同じ試験にかけて確かめます。伊藤氏の解説は、Ti基の自己形成バリア層を使った配線で、くし型パターンによる配線間耐圧と経時絶縁破壊（TDDB）寿命が従来のTa/TaNバリアと同等の値を示したと述べています。
埋め込み側にも代償があります。大崎氏らの解説は、電気銅めっきの添加剤であるアクセラレーターとサプレッサー、レベラーの働きによるボトムアップフィルで、径0.18μm・深さ0.9μmの微細Viaをボイドなく埋めた断面SEM例を示しています。一方で同解説は、ボトムアップ埋め込みの弊害としてオーバーフィルを挙げています。配線が密な場所ほど表面へ吸い付いたアクセラレーターの濃度が上がり、平坦な部分より銅が厚く盛り上がる現象で、続く銅CMPで残さが出るもとになります。ビアを埋め切るための添加剤設計が、そのままCu-CMP側の負担へ回ります。
古い世代の話も、いまの設計余裕の考え方へ続きます。東芝の柴田英毅氏はまてりあの解説で、CMPによるグローバル平坦化でビアホールの深さをそろえた上で、Al配線とビアホールの設計余裕をゼロにしたボーダーレス構造を作り、合わせがずれてもビアホールの抵抗はほとんど増えなかったと述べています。同解説はまた、0.25μm径・アスペクト比7.5のコンタクトへのW埋め込みで、Blanket CVD方式ではスパッタで付けた密着層がコンタクトの肩へ庇のように張り出し、その影で孔の中にボイドが残った断面を示しています。Selective CVD方式では、孔の底からのみタングステンが伸びました。（1996年時点の記述です）埋め方の選び方が、そのままコンタクトプラグやビアの抵抗とばらつきへ乗ります。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”ビア抵抗とは何ですか？
上下の配線層をつなぐ縦の穴、つまりビア1個あたりの電気抵抗です。多層配線では、同じ層を横に走る配線と、層をまたぐビアが交互に並びます。ビア抵抗は、そのうち縦方向の1段分にあたります。
ビアは短いのに、なぜ抵抗が問題になるのですか？
ビアの底に、電流が縦に貫く別の材料の層があるためです。ダマシン法では銅を入れる前にバリアメタルを穴の内壁と底へ付けます。横に走る配線ではバリアは電流の道と並んでいますが、ビアではバリアが上下の銅の間へ直列に入ります。
ビア抵抗はどのくらい下げられますか？
東北大学の小池淳一氏の総合報告は、Cu-Mn合金に自分でバリヤ層を作らせる方式を90nmノードの2層配線へ適用すると、ビアの底へ抵抗の高いTa/TaN層が残る従来の配線と比べ、ビア抵抗が1/8程度まで下がったとしています。伊藤和博氏のまてりあの解説は、Ti基の自己形成バリア層を45nmノードのCu配線へ使うと、ビア抵抗の平均値が従来のTa/TaNバリアの約1/3まで下がったと述べています。いずれも特定の試作配線での測定値です。
ビア抵抗のばらつきは何から来ますか？
バリアメタルの膜厚のウェハ面内分布から来ます。伊藤氏の解説は、ビアの底へ回り込んだ抵抗率の高いバリアがビア抵抗を押し上げ、Ta/TaN膜の厚さがウェハ面内で大きくばらつくためビア抵抗のばらつきまで広がると述べています。
ビア抵抗はどうやって測りますか？
ビアチェーンで測ります。ビア1個の抵抗は配線や測定系の抵抗に埋もれるため、同じビアを多数直列に結んだ鎖を作り、全体の抵抗をビアの個数で割って1個あたりの値へ換算します。富士通研究所の中村友二氏と鈴木貴志氏の展望記事は、上下2層の配線を径0.14μmのビアで数珠つなぎにした構造を、試験パターンとして挙げています。
ビア抵抗は時間とともに上がりますか？
上がります。中村氏と鈴木氏の展望記事は、無通電のまま高温で放置するだけで配線が切れるストレスマイグレーションを述べ、ボイドがビアの中か、ビアの真下で太幅配線と接する面にできるとしています。同記事によれば、幅1μm以上の太い配線で目立ち、ビア径とほぼ同じ幅の細い配線でも4000〜10000時間ほど経ってから故障が見つかりはじめ、そこから先は故障の出る割合が一気に高まります。
冗長ビアはなぜ打つのですか？
プロセス側の手当てで不足する分をレイアウトで補うためです。中村氏と鈴木氏の展望記事は、太い配線や、そこから突き出た細い配線へつながるビアを複数個に増やすという、レイアウト側の手当ても取られているとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- バリアメタルとは ── ビア底に回り込んだこの膜の厚さが、そのままビア抵抗の平均値とばらつきになります
- コンタクトプラグとは ── トランジスタと最下層配線をつなぐ縦の柱で、ビアと同じく底の界面が抵抗を持ちます
- エレクトロマイグレーションとは ── 通電で原子が動く故障で、通電しなくても進むストレスマイグレーションと対になります
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- 応用物理「集積回路配線における自己形成バリヤ層」（東北大学 小池淳一氏、2021年）（2026年9月2日にリンク生存を実測、200）── ビア底のTa/TaN層とビア抵抗1/8程度、ライナー層とバリヤ層による実効配線抵抗の増加
- まてりあ「電子デバイス用 Cu 配線におけるCu 合金膜を用いた複数機能一体形成」（伊藤和博氏、2013年）（2026年9月2日にリンク生存を実測、200）── 45nmノードでのビア抵抗約1/3と分布改善、面内膜厚分布とばらつきの関係、SIV試験とTDDB寿命
- 応用物理「LSI多層配線の信頼性」（富士通研究所 中村友二氏・鈴木貴志氏、2009年）（2026年9月2日にリンク生存を実測、200）── ビアチェーン試験パターン、SMボイドの発生位置と時間、冗長ビアによるレイアウト対策
- 表面技術「LSI銅配線とウェットプロセス」（三菱電機 大崎明彦氏ら、2002年）（2026年9月2日にリンク生存を実測、200）── Via径0.2μm程度と1チップ数千万個、添加剤によるボトムアップフィル、オーバーフィルとCMP残さ
- まてりあ「シリコンULSIにおける多層配線の高密度化, 高性能化, 高信頼化の手法」（東芝 柴田英毅氏、1996年）（2026年9月2日にリンク生存を実測、200）── ボーダーレス構造でのビアホール抵抗、Wプラグの埋め込み方式とボイド