サリサイドとは
サリサイドとは、ゲートの上面とソース・ドレインの表面だけを、位置合わせのマスクを足さずに金属化合物へ変える工程です。 Self Aligned Silicide を縮めた呼び方です。
トランジスタのソースとドレインは、不純物を打ち込んだシリコンでできています。ゲート電極も、長らく多結晶シリコンでできてきました。シリコンは金属に比べて電気を通しにくい材料なので、そのままでは電流の入口と出口に余分な抵抗が積み上がります。
電子情報通信学会の知識ベース（10群2編1章、2010年10月版）は、ソース／ドレイン領域の高濃度領域を作った後、ソース／ドレイン電極のコンタクト抵抗を下げるためにシリサイドを形成すると書いています。同じ資料は、ポリシリコンゲート電極を低抵抗にするためにポリシリコンのシリサイド化を行う必要があるとも書いています。
シリサイドは、金属とシリコンが結びついた化合物です。JEITAの半導体用語集（ICガイドブック2009年版が出所）は、ポリサイドの項で、細かくなっていくゲートの抵抗を下げる目的から、ポリシリコンの上にシリサイドを重ねる構造を挙げ、タングステンシリサイド、コバルトシリサイド、チタンシリサイドを例に載せています。同項は、そのシリサイドをCVDあるいはスパッタリングで形成すると書いています。
サリサイドの出番は、イオン注入とドーパント活性化でソース・ドレインを作り終えた後です。金属の成膜、2段の熱処理、1回のエッチングという順序で進みます。
化学反応そのものが、化合物の場所を選びます
Section titled “化学反応そのものが、化合物の場所を選びます”同じ知識ベースは、手順を4つの段で書いています。まずTa、Ti、Co、Niといった金属をウェーハへ付けます。次に500℃以下ほどの熱を加えると、シリコンに触れている金属だけが反応してシリサイドへ変わります。反応しなかった金属は、ここでエッチングによって洗い流します。最後に700〜900℃ほどの高い温度をもう一度かけ、反応を最後まで進めます。
ゲートの側面には、同資料の断面図が示すとおり、酸化膜と窒化膜のサイドウォールが立っています。反応の相手はシリコンなので、サイドウォールの上に載った金属は金属のまま保たれ、続くエッチングで洗い流されます。化合物は、シリコンが露出していた場所にだけ育ちます。
だから、レジストのパターンを1枚も足さずに、ゲート上面とソース・ドレイン表面の化合物の位置が揃います。同資料は、この Self Aligned Silicide（SALICIDE）という手を使えば、ソース・ドレインとゲートの上をまとめて1度にシリサイド化でき、その工程が広く定着していると書いています。
一度で済ませる代わりに、金属を1種類へ絞ります
Section titled “一度で済ませる代わりに、金属を1種類へ絞ります”サリサイドの利点は、ゲートとソース・ドレインを一度にシリサイド化して工程数を減らせるところにあります。その裏側に代償があります。
同じ知識ベースは、工程の数をできるだけ切り詰めたいという産業界の要求が強かったため、nMOS側のn+領域とpMOS側のp+領域に同じ金属シリサイドを使って電極を作ってきた、と書いています。
1種類で両側をまかなうとどうなるかも、同資料が数字で示しています。n+側とp+側のどちらでも接触抵抗を小さく保とうとすると、シリコンの伝導帯（−4.05eV）と充満帯（−5.15eV）の中間にあたるミッドギャップ、−4.6eVの準位を持つシリサイドを選ぶことになります。すると両側に等しく0.55eVのバリアハイトが立ちます。同資料は、シリコンの電子密度とホール密度が室温で2×10²⁰cm⁻³を上限とすることからバリアの幅が0.5nmになり、接触抵抗は1×10⁻⁸Ω･cm²程度で頭打ちになると計算しています。
同資料の執筆者らは、n+側にErSi2かHoSi2、p+側にPd2Siを使い分ければ、バリアハイトはどちらも0.30eVほどまで下がり、接触抵抗は10⁻¹⁰Ω･cm²台へ、ソース電極とドレイン電極の直列抵抗はおよそ2桁下がることを、自分たちの実験で確かめたと書いています。
厚くするほど抵抗は下がり、そのぶんシリコンが消えます
Section titled “厚くするほど抵抗は下がり、そのぶんシリコンが消えます”もう1つの取引は、材料そのものにあります。シリサイドは金属とシリコンの化合物なので、作った分だけソース・ドレインのシリコンが化合物へ移ります。
JEITAが公開している国際半導体技術ロードマップ 1999年版の日本語版（半導体技術ロードマップ専門委員会が翻訳）は、そのフロントエンドプロセス編で膜の厚みに上限を示しています。シリコンを食った分だけコンタクト抵抗率が上がってしまうので、シリサイドの膜厚はコンタクト部の接合深さの半分以下に抑える、という条件です（1999年時点の要求です）。
消費量の見積もりも同編に載っています。CoSi2ができる場合、コバルトシリサイド膜厚とシリコン消費量の比を0.97として計算しています。作った膜とほぼ同じ厚さのシリコンが化合物へ移る勘定になります（この比からの換算はこちらで行いました）。同編はシート抵抗の計算に抵抗率15μΩ･cmを用い、これがTiSi2またはCoSi2に相当するとしています。
同編はさらに、コンタクト領域をシリサイドでつなぐ技術には、ソース・ドレイン側で食うシリコンを最も少なく抑えることと、ゲート側で抵抗率を低く保つことの両方が同時に求められると書いています。ゲート側は厚く、ソース・ドレイン側は薄く、という相反する要求を1回の反応で満たす工程がサリサイドです。
材料はチタンからコバルト、ニッケルへと移ってきました
Section titled “材料はチタンからコバルト、ニッケルへと移ってきました”同編は、コンタクトを裏から支える技術の候補を4つ挙げています（1999年時点の候補です）。いまのサリサイド技術をそのまま微細化へ延ばす道、チタンシリサイドの膜を必要な場所だけに積む道、犠牲にするシリコン膜を挟んでシリサイド化する道、そして別の低抵抗な金属膜を必要な場所だけに積む道です。接合深さが小さくなるほど、消費してよいシリコンが減っていくためです。
東京エレクトロンのTriase+シリーズの製品ページは、接合深さの小さい構造やニッケルシリサイド層を持つ次世代デバイスといった多様化するニーズに応えるため、Triase+ HP TiにTi成膜時のTiSi同時形成プロセス技術などを導入したと述べています（同社1製品についての記述です）。
同じ電子情報通信学会の知識ベース（10群2編4章、2010年4月版）は、メタルゲートのゲートラスト方式の1つに、フルシリサイド（FUSI）方式を挙げています。多結晶シリコンを先に立てておき、その上へ載せた金属で丸ごとシリサイドへ変えるやり方です。サリサイドが表面の一部を化合物へ変えるのに対し、FUSIはゲート電極を丸ごと化合物にします。同じシリサイド化反応でも、どこまで進ませるかで別の技術になります。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”サリサイドとは何ですか？
ゲートの上面とソース・ドレインの表面だけを、位置合わせのマスクを足さずに金属化合物へ変える工程です。Self Aligned Silicide を縮めた呼び方です。
なぜシリサイドを作るのですか？
抵抗を下げるためです。電子情報通信学会の知識ベースは、ソース／ドレイン電極のコンタクト抵抗を下げる目的と、ポリシリコンゲート電極を低抵抗にする目的の2つを挙げています。
自己整合とはどういうことですか？
金属をウェーハ全面へ付けて熱を加えると、シリコンに触れている金属だけがシリサイドへ変わります。同知識ベースは、反応しなかった金属をそのあとエッチングで取り除くと書いています。場所を指定するマスクを1枚も足さずに、化合物の位置が揃います。
熱処理は何回入りますか？
2回です。同知識ベースは、500℃以下ほどの熱でまず反応を起こし、残った金属を取り除いてから、700〜900℃ほどの熱をもう一度かけてシリサイド反応を最後まで進めると書いています。
どんな代償がありますか？
ソース・ドレインのシリコンが化合物へ取り込まれます。JEITAが訳した国際半導体技術ロードマップ1999年版は、シリコンを食った分だけコンタクト抵抗率が上がってしまうので、シリサイドの膜厚をコンタクト部の接合深さの半分以下に抑える、という条件を示しています。
nMOSとpMOSで金属を替えられますか？
替えれば接触抵抗は下がります。同知識ベースの執筆者らは、n+側にErSi2かHoSi2、p+側にPd2Siを使い分けると、バリアハイトが0.30eVほどまで下がり、接触抵抗は10⁻¹⁰Ω･cm²台、ソース電極とドレイン電極の直列抵抗はおよそ2桁下がることを確かめたと書いています。そのかわり工程数が増えます。
どんな金属が使われますか？
同知識ベースはTa、Ti、Co、Niを挙げています。JEITAの半導体用語集はポリサイドの項で、タングステンシリサイド、コバルトシリサイド、チタンシリサイドを挙げています。東京エレクトロンはニッケルシリサイド層を持つ次世代デバイス向けの成膜技術を製品ページに載せています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- コンタクトプラグとは ── シリサイドの上へ縦につながる金属の柱
- 熱処理（半導体製造）とは ── 500℃以下と700〜900℃という2段の熱を加える工程
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- 電子情報通信学会「知識ベース 10群2編1章 集積回路プロセス技術概論」（2026年9月2日にリンク生存を実測、200）── シリサイド形成の目的、Ta／Ti／Co／Niの成膜と500℃以下の熱処理、未反応金属のエッチング除去、700〜900℃の仕上げ熱処理、SALICIDEプロセスの定着、同じシリサイドを使ってきた事情とミッドギャップ−4.6eV、0.55eVのバリアハイト、2×10²⁰cm⁻³、バリア幅0.5nm、1×10⁻⁸Ω･cm²、ErSi2／HoSi2／Pd2Siによる0.30eVと10⁻¹⁰Ω･cm²台
- 電子情報通信学会「知識ベース 10群2編4章 プロセスモジュール技術」（2026年9月2日にリンク生存を実測、200）── ゲートラスト方式の1つとしてのフルシリサイド（FUSI）方式
- JEITA 半導体部会「半導体用語集」（2026年9月2日にリンク生存を実測、200）── ポリサイドの項にあるゲート抵抗の低抵抗化の目的と、タングステンシリサイド、コバルトシリサイド、チタンシリサイドの例
- JEITA公開「国際半導体技術ロードマップ 1999年版 日本語版 フロントエンドプロセス」半導体技術ロードマップ専門委員会訳（2026年9月2日にリンク生存を実測、200）── シリサイド膜厚をコンタクト接合深さの2分の1以下にする条件、コバルトシリサイド膜厚とシリコン消費量の比0.97、抵抗率15μΩ･cm、ソース／ドレインのシリコン消費とゲートの低抵抗率という同時要求、コンタクト裏打ちの技術候補
- 東京エレクトロン「成膜 Triase+シリーズ」（2026年9月2日にリンク生存を実測、200）── ニッケルシリサイド層を持つ次世代デバイス向けのTi成膜時TiSi同時形成プロセス技術