応力ライナーとは

応力ライナーとは、トランジスタの上へかぶせて、その下のシリコンを押したり引いたりするための窒化シリコンの膜です。 この膜の役目は、下のシリコンへ力を伝えることにあります。

定義・解説

半導体の中の膜は、たいてい電気を通す役か、電気を遮る役を担います。応力ライナーが担うのは第三の役です。この膜へ求められているのは、下のシリコンを機械的に変形させることです。

窒化シリコンの膜をCVD（化学気相成長）でトランジスタの上に積むと、膜は縮もうとする力、あるいは広がろうとする力を抱えたまま固まります。膜の内側に残ったこの力を残留応力と呼びます。残留応力を持つ膜が上に乗ると、力は下へ伝わり、MOSFETの電流が通る道（チャネル）にあたるシリコンの結晶がわずかに変形します。この変形が歪みです。

内田建氏（当時は東芝研究開発センター）による日本真空協会の解説は、チャネル領域へ局所的に歪みを入れる方法として、強い残留応力を持つ膜、たとえばCVD法でつけた窒化シリコン膜をトランジスタの上へ重ね、チャネルの内部に強い応力と歪みを起こすやり方が一般的だとしています。応力ライナーは、この上に積む膜そのものです。

寸法を縮めるほど、キャリアは動きにくくなります

東芝レビュー2008年版の一般論文は、ゲート長が30 nm程度まで縮んだ段階で、短チャネル効果（しきい値電圧の低下）を抑え込むには基板の不純物濃度を非常に高くする必要が出てきて、その濃度の上昇がキャリアの移動度を下げるため、ゲート長を縮めても性能が伸びにくくなっていると述べています。2008年時点の記述です。同論文は、正孔はもとより移動度が低いので、p型トランジスタでこの行き詰まりが強く出るとしています。

イオン注入で不純物を濃くするほど、キャリアは動きにくくなります。寸法を小さくすること自体が、性能を削る側へ回ります。応力ライナーを使う作り方は、この目減りを寸法の外から取り返す道になります。

歪みが電流を増やすのは、シリコンの中の電子の状態が動くためです。内田氏の解説は、移動度を上げる道が電子の散乱を減らすか有効質量を軽くするかの2つだとしたうえで、歪みを加えるとシリコンの伝導帯の縮退が解けて平均的な有効質量が軽くなり、あわせて谷と谷の間の散乱も抑えられるとしています。

ウェハごと歪ませる道と、一つずつ歪ませる道

同解説は、歪みの入れ方を二つに分けています。一つはウェハ全体へ歪みを入れるグローバル歪みで、格子定数の大きい緩和シリコンゲルマニウム層の上に歪みシリコン層を成長させ、全面に二軸の引張歪みを持たせます。もう一つがローカル歪みで、作製プロセスの工夫によってトランジスタごとに局所的な歪みを入れます。

グローバル歪みについて同解説は、下地のSiGeからゲルマニウムが染み出し、SiO2とSiの境目に界面準位をつくるといった問題を挙げ、製品への適用は研究の段階にとどまるとしています。2008年時点の記述です。

作る側にとって、この二つの差は大きなものです。ウェハごと歪ませる道は、基板の作り方そのものを入れ替えることになります。膜を1枚足す道は、できあがったトランジスタの上へ工程を1つ加えるだけで済みます。応力ライナーが広く使われるようになった理由の一つが、この身軽さです。

歪みは、ウェハ全体から、トランジスタ一つずつへ移りました

歪みの入れ方には、ウェハを丸ごと作り替える道と、できあがったトランジスタの上に膜を1枚足す道があります。量産へ進んだのは後者で、応力ライナーはその膜にあたります。

n型とp型で、必要な力の向きが逆になります

n型とp型では、欲しい歪みの向きが逆です。 内田氏の解説は、電子を運ぶn型トランジスタではチャネルと平行な方向の一軸性引張歪み、正孔を運ぶp型ではチャネルと平行な方向の一軸性圧縮歪みで、移動度と駆動力が上がることが知られているとしています。

同じウェハの上で、引っ張る膜と縮める膜を作り分けることになります。工程は、片側を覆い、もう片側の膜を剥がし、別の応力を持つ膜を積み直す手数まで含みます。応力ライナーの身軽さは、ここで一度目減りします。

応力の向きは、成膜条件で作り分けます

膜が持つ応力は、PECVD（プラズマ支援CVD）の条件で決まります。サムコは公式のプロセスデータで、量産用プラズマCVD装置によるSiN成膜について、応力をリニアに制御できるとし、アニールの後も応力の変化がなく、広いプロセスウィンドウと制御範囲を達成したとしています。同社製品での結果です。

アニールの後も応力が保たれるという条件には理由があります。応力ライナーを積んだ後にも熱処理の工程が控えています。熱で応力が抜ければ、膜を積んだ意味が消えます。応力ライナーの成膜条件は、狙った応力を作ることと、その応力を後の熱まで持ち越すことの両方を満たす必要があります。

同じ膜が、コンタクト穴のエッチングストッパーも兼ねます

この膜は、応力をかける役と、コンタクト穴のエッチングストッパーの役を兼ねます。 NEDOが公開している成果報告は、コンタクトエッチングストッピング層（CESL）についての節で、近年のLSIではCESLによってチャネルへ応力をかけ、キャリアの移動度を上げる技術が使われるようになってきたと述べています。

コンタクトは、トランジスタから上の配線へつなぐための穴です。ドライエッチングでこの穴を掘るとき、掘りすぎると下のソースやドレインまで削れてしまうため、エッチングがそこで止まる膜が要ります。応力ライナーがその膜を兼ねます。1枚で2つの仕事をこなす代わりに、膜には穴が開きます。

同報告は、ばらつきを測るための試験パターンの設計として、コンタクトの位置と個数を振り分け、シリコン窒化膜ライナーが持つ応力の値を変えたと記しています。膜に開ける穴の位置と数が、下へ届く力を動かします。回路の配置がトランジスタの電流を左右するという関係です。

同報告はさらに、しきい値電圧がCESLの応力条件によって上下するとしたうえで、しきい値電圧のばらつきについてはNMOSとPMOSの両方でほぼ横ばいだったという結果を示し、CESLがチャネルへかける応力はオン電流を上げる効果があるものの、NMOSのしきい値電圧のばらつきを増やす影響は小さいという知見を得たとしています。この開発で作られた試験素子での結果です。

ゲートが短くなるほど、電流の増え方は下がります

東芝レビュー2010年版の一般論文は、素子が完成した後の基板を機械的に曲げて0.07%の歪みを与え、ドレイン電流の増え方を測っています。同社の試作素子での測定です。歪みそのものの効果を取り出すため、素子の作製工程はそのままにして、基板を曲げる方法を採っています。測定はゲート長を10 µmから25 nmまで変えたMOSFETで行われ、ゲート長1 µmのあたりではデバイスごとに増え方が違います。同論文は、n型MOSFETのドレイン電流が引張歪みで増える一方、その増加率はゲート長とともに下がり、ゲート長が短くなるほど歪みの効果が弱まるとしています。同論文はさらに、ゲート長が100 nm以下の領域では、4種類のデバイスの値がほぼ同程度の0.02へ収束していくと記しています。

同論文はあわせて、現実の先端LSIが作り込む歪みは1%ほどで、これはプロセス技術によって入れているものだと述べています。曲げ実験の0.07%と、製造で入れる1%とでは桁が違います。

同じ歪みでも、ゲートが短いほど電流は増えにくくなります

東芝レビュー2010年版が示した測定の傾向をなぞっています。ゲート長が長いうちはトランジスタごとに差がありますが、100 nmを切るあたりで差は消え、同誌は4種類のデバイスの値が0.02付近へ収束していくと記しています。

代わりに引き受けるもの

JEITAの半導体技術ロードマップ専門委員会が公開しているITRS 2013年版の日本語訳は、いま使われているプロセス技術のいくつかについて、寸法を縮めていくほど歪みを起こす力が目減りしていく傾向があるとしています。2013年版の記述です。同章は、平面のトランジスタ向けに確立した手法をそのまま立体構造へ持ち込むと、難しさと複雑さがさらに増すと見込んでいます。

上からかぶせるという発想は、トランジスタが平らであることを前提にしています。FinFETのようにチャネルが立つと、膜は側面へも回り込み、力のかかり方が平面のときからずれます。同章は、歪みによるキャリア輸送能力の増大がどこかで飽和すると予測されているとも記しています。

内田氏の解説も、飽和の見通しを数字で示しています。同解説は、二軸の引張歪みによる移動度の上昇が70%程度で、〈100〉方向の一軸引張歪みでは40%程度で飽和し、〈110〉方向の引張歪みでは80%以上の上昇率を得られると思われるとしています。同解説は、この予測が0.1%程度の微小な歪みの実験で妥当性を確かめた計算手法を巨大な歪みへ当てはめたものであり、定量的な妥当性は今後の実験データによって検証される必要があると付け加えています。

応力ライナーが引き受ける代償は4つあります。n型とp型で膜を作り分ける手数、コンタクトの位置と数が応力を動かすという設計側の条件、後に控える熱処理へ応力を持ち越すという成膜側の条件、そしてゲートが短くなるほど下がる電流の増え方です。その代わりに得られるのが、同じ寸法のまま増える電流です。

よくある質問（FAQ）

応力ライナーとは何ですか？

トランジスタの上へかぶせて、その下のシリコンを押したり引いたりするための窒化シリコンの膜です。この膜の役目は、下のシリコンへ力を伝えることにあります。

なぜシリコンを歪ませるのですか？

キャリアが動きやすくなり、同じ寸法のままトランジスタの電流が増えるためです。内田建氏による日本真空協会の解説は、歪みによってシリコンの伝導帯の縮退が解け、平均的な有効質量が軽くなる効果と、谷と谷の間の散乱が抑えられる効果の両方が働くとしています。

どの工程で作られますか？

CVDでトランジスタの上へ窒化シリコン膜を積む工程です。サムコは公式のプロセスデータで、量産用プラズマCVD装置によるSiN成膜について、応力をリニアに制御できるとしています。同社製品での結果です。

n型とp型で同じ膜を使いますか？

別の膜を使います。内田氏の解説は、電子を運ぶn型ではチャネルと平行な方向の一軸性引張歪み、正孔を運ぶp型では一軸性圧縮歪みで移動度と駆動力が上がるとしています。向きが逆なので、膜を二種類つくり分けます。

コンタクトの穴と関係がありますか？

あります。応力ライナーは、コンタクトを掘るときのエッチングがそこで止まる層（CESL）を兼ねます。NEDOの公開報告は、コンタクトの位置と個数を振り分け、シリコン窒化膜ライナーが持つ応力の値を変えたと記しています。

どのくらい電流が増えますか？

東芝レビュー2010年版は、現実の先端LSIが作り込む歪みは1%ほどで、プロセス技術によって入れているものだと述べています。同論文の基板曲げ実験は0.07%の歪みで行われ、ゲート長が短くなるほど電流の増え方が下がることを示しています。同社の試作素子での測定です。

微細化が進むとどうなりますか？

歪みによる電流の増え方が下がります。JEITAが公開するITRS 2013年版の日本語訳は、寸法を縮めていくほど歪みを起こす力が目減りしていく傾向があるとし、平面のトランジスタ向けに確立した手法をそのまま立体構造へ持ち込むと、難しさと複雑さがさらに増すと見込んでいます。

比較・違いを学ぶ

エピタキシャルウェハとは ── ウェハの側から歪みをつくる道です
FinFETとは ── 膜を上からかぶせる手が届きにくくなる立体構造です

出典

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東芝「p型MOSFETの高速化技術」東芝レビュー Vol.63 No.9（2026年9月2日にリンク生存を実測、200）── ゲート長が30 nm程度まで縮んだ段階で、短チャネル効果を抑えるには基板の不純物濃度を非常に高くする必要が出てきて、その濃度上昇でキャリア移動度が下がるため性能の伸びが頭打ちになること、正孔はもとより移動度が低くp型で問題が強く出ること、先端LSIではゲート上の窒化膜やソース・ドレインへのSiGe形成といった作製プロセス上の工夫で歪みを導入すること、作製プロセスの変化による影響を除いて歪みによる特性変調だけを取り出すため素子完成後に基板を機械的に曲げる手法を採ったこと
東芝「シリコン（100）及び（110）面上CMOSFETのひずみによる高電界キャリア速度変調」東芝レビュー Vol.65 No.11（2026年9月2日にリンク生存を実測、200）── 素子完成後に基板を機械的に曲げて0.07%の歪みを与えた測定であること、n型MOSFETのドレイン電流が引張歪みで増える一方その増加率がゲート長とともに下がること、ゲート長100 nm以下で4種類のデバイスの値が0.02付近へ収束していくこと、実際の先端LSIでは1%程度の歪みをプロセス技術で導入していること
NEDO「特性ばらつきに対し耐性の高いデバイス・プロセス技術開発」公開成果報告（2026年9月2日にリンク生存を実測、200）── 近年のLSIではコンタクトエッチングストッピング層（CESL）でチャネルへ応力をかけキャリア移動度を上げる技術が使われるようになってきたこと、コンタクトの位置と個数を振り分けてシリコン窒化膜ライナーが持つ応力の値を変えたこと、しきい値電圧がCESLの応力条件で上下すること、CESLの応力はオン電流向上の効果を持つ一方でNMOSのしきい値電圧のばらつき増大への影響は小さいこと
JEITA 半導体技術ロードマップ専門委員会「プロセスインテグレーション、デバイス、及び構造」ITRS 2013年版日本語訳（2026年9月2日にリンク生存を実測、200）── いま使われているプロセス技術のいくつかで、寸法を縮めていくほど歪みを起こす力が目減りする傾向があること、平面向けに確立した手法を立体構造へ持ち込むと難しさと複雑さが増すこと、歪みによるキャリア輸送能力の増大がどこかで飽和すると予測されていること
内田建（当時は東芝研究開発センター）「歪みによるデバイスの高性能化」日本真空協会誌上解説（2026年9月2日にリンク生存を実測、200）── ローカル歪みではCVD法でつけた窒化シリコン膜をトランジスタの上へ重ねてチャネル内部に強い応力と歪みを起こすのが一般的であること、n型は一軸性引張歪み・p型は一軸性圧縮歪みで移動度と駆動力が上がること、グローバル歪みの製品への適用がGe拡散に伴う問題などで研究の段階にとどまること、移動度上昇の飽和の見通しとその検証が今後必要であること
サムコ「SiN成膜の応力制御性」公式プロセスデータ（2026年9月2日にリンク生存を実測、200）── 量産用プラズマCVD装置によるSiN成膜で応力をリニアに制御できること、アニール後も応力変化がなく広いプロセスウィンドウと制御範囲を達成したこと