BTI（バイアス温度不安定性）とは
BTI（Bias Temperature Instability、バイアス温度不安定性）とは、ゲートに電圧をかけ続けたトランジスタのしきい値電圧が、時間とともに動いていく現象です。 温度が高いほど速く進みます。
MOSFETのしきい値電圧は、その素子が「開き始める」電圧です。回路の設計は、この値が出荷時のまま保たれることを前提に組まれています。
BTIはこの前提を崩します。ゲートに電圧をかけている間、ゲート絶縁膜とチャネルの界面付近で電荷が捕獲され、あるいは新しい欠陥が生成されます。捕まった電荷は外から見ればゲートの電圧に足し引きされるため、しきい値がずれていきます。
素子は動き続けます。 壊れる代わりに進むのは、特性のずれのほうです。ただしarXivで全文公開されている総説が示すとおり、しきい値がずれれば駆動電流が減り、駆動電流が減れば信号の伝搬が遅くなります。回路が設計した速度で動かなくなった時点で、その製品は寿命に達します。TDDBはある瞬間に導通してしまう故障ですが、BTIはじわじわと速度の余裕を削る劣化です。だから設計では、最初から劣化ぶんの余裕を積んでおくことになります。
NBTIとPBTIは、犯人の居場所が別です
Section titled “NBTIとPBTIは、犯人の居場所が別です”BTIはゲート電圧の極性でNBTIとPBTIの2つになります。名前は1文字違いですが、劣化を起こしている欠陥の居場所は別です。
imecの公開技術記事は、この違いを次のように記述しています。p型デバイスでは、SiO2界面層そのものの中のホールトラップと界面欠陥がNBTIの原因になります。一方、正のオン状態ゲート電圧で動くn型デバイスでは、high-k誘電体の中の電子トラップが主たる懸念になります。
同記事はさらに、現行のhigh-k/メタルゲート技術ではナノメートル厚のSiO2界面層が、その広いバンドギャップのおかげでトンネル障壁として働き、電子の捕獲を減らしてPBTIを良くしているとしています。
つまり同じ薄い界面層が、n型では守り手として働き、p型では劣化の当事者になっています。この層をどう作るかが、両方の答えを同時に決めてしまう構造です。
界面の歪みが、温度の要求を生む
Section titled “界面の歪みが、温度の要求を生む”なぜ界面層の作り方が、ここまでNBTIの信頼性を左右するのでしょうか。imecの同記事は、欠陥の正体も挙げています。
最有力候補とされているのはhydroxyl-E’センターです。Si-O-Si結合がSi-O-H構造に変わり、あとに未終端のSiダングリングボンドが残る欠陥です。同記事は、この欠陥が伸びたSi-O-Si結合のところにできやすく、その伸びはシリコンとSiO2の格子不整合から生じる機械的な歪みによるものだとしています。
歪みが欠陥の前駆体を作っているのなら、歪みを緩めればよいことになります。実験の観測もこれと合います。同記事は、NBTI信頼性が酸化膜を700℃を超える温度で成長させるか、その温度にさらして初めて改善しはじめるとし、これが界面の歪み緩和が始まるとされる温度域と一致すると指摘しています。
だから量産の工程には熱が入ります。同記事によれば、現行のCMOS製造では約900℃のアニールが典型的に行われ、しばしば「リライアビリティアニール」と呼ばれます。信頼性のためだけに入る熱処理が、工程の中に居場所を持っているわけです。
3D積層が、その熱を奪う
Section titled “3D積層が、その熱を奪う”ところがこの前提が崩れる場面が出てきました。
同記事は、ムーアの法則を延ばす方法として提案されている3D逐次積層について、上段のデバイス層を作るときに使える工程は600℃までだとしています。すでに下段にあるトランジスタと配線を痛めてしまうためです。
界面には約900℃が要るのに、使える上限は600℃です。信頼性の要求と、構造の要求が正面からぶつかります。
imecが報告している答えは、熱の代わりに原子状水素H*を使うことです。以下は同記事が示す試作結果です。600℃で成長させたSiO2界面層へ100℃でH*をあてると900℃参照層と同等かわずかに上回る品質になり、曝露温度を300℃まで上げると──それでも600℃の上限よりはるかに低い──酸化膜の品質は900℃参照層を明確に上回りました。この反応の活性化エネルギーは0.21eVと見積もられ、低熱履歴のフローに適するとしています。
肩代わりさせているのは、温度そのものよりも、温度が果たしていた役割（欠陥の終端）のほうです。600℃という上限を守ったまま、同じ目的を果たす解決です。
寿命はしきい値のずれ量で測ります
Section titled “寿命はしきい値のずれ量で測ります”BTIの寿命は、しきい値のずれ量に線を引いて測ります。
PMCで全文公開されている研究は、その手順を具体的に示しています。130nm PDSOI PMOSFETについて、ゲートストレスを−1.8／−2.0／−2.2V、温度を100／125／150℃と振って劣化を測り、しきい値ずれの時間べき乗指数としてn = 0.28を抽出しています。そのうえで寿命の判定基準を「125℃・通常動作電圧で、しきい値電圧が100mVずれるまでの時間」とし、外挿して約18.7年という値を出しています。
大事なのは18.7という数字そのものよりも、基準を100mVに引いたから18.7年になった、という関係のほうです。判定基準を50mVに引けば寿命は短くなり、150mVに引けば長くなります。TDDBと同じで、BTIの寿命も判定基準と外挿の指数をそろえて初めて比較の対象になります。
High-k材料との関係
Section titled “High-k材料との関係”ゲート絶縁膜をHigh-k材料へ替えると、同じ働きを厚い膜で得られます。膜が厚くなれば、膜の中の電界は下がります。
しかしここまで見たとおり、high-k膜と下地シリコンの間には必ず界面層が入り、その界面層がPBTIの守り手でありNBTIの当事者でもあります。High-k化の効果を実際に受け取れるかどうかは、界面をどう作れるかに掛かっています。
材料を替える判断が、そのまま界面の作り込みの課題になります。BTIはゲートスタック全体の作り方を測る尺度として機能しています。
関連するデータ・ツール
Section titled “関連するデータ・ツール”よくある質問（FAQ）
Section titled “よくある質問（FAQ）”BTIとは何ですか？
ゲートに電圧をかけ続けたトランジスタのしきい値電圧が、時間とともに動いていく現象です。温度が高いほど速く進みます。
素子は壊れるのですか？
素子は動き続けます。BTIで進むのは特性のずれのほうで、同じ入力に対して流れる電流が変わり、段の遅延が伸びます。回路が設計した速度で動かなくなった時点で、その製品は寿命に達したことになります。
NBTIとPBTIの違いは何ですか？
劣化を起こしている欠陥の居場所が違います。imecの公開記事によれば、p型デバイスのNBTIはSiO2界面層そのものの中のホールトラップと界面欠陥が原因で、正のゲート電圧で動くn型デバイスのPBTIではhigh-k誘電体中の電子トラップが主な懸念になります。
欠陥の正体はわかっているのですか？
有力候補が挙がっています。imecの公開記事は、Si-O-Si結合がSi-O-H構造になるhydroxyl-E'センターを最有力候補としています。この欠陥は、SiとSiO2の格子不整合による歪みで伸びたSi-O-Si結合のところにできやすいとされています。
なぜ高温の熱処理を入れるのですか？
界面の歪みを緩めるためです。同記事は、NBTI信頼性が酸化膜を700℃を超える温度で成長させるか、その温度にさらして初めて改善しはじめると述べ、これが界面の歪み緩和が始まる温度域と一致するとしています。現行のCMOS工程では約900℃の「リライアビリティアニール」が典型的に行われます。
高温を使える工程には上限がありますか？
あります。同記事は、3D逐次積層で上段を作るとき、下段のトランジスタと配線を痛めるため上段の工程は600℃までに限られるとしています。約900℃のアニールが前提にできなくなります。
対策はありますか？
imecは原子状水素H*による欠陥の終端を報告しています。600℃で成長させたSiO2界面層へ300℃でH*をあてると酸化膜の品質が900℃参照層を明確に上回り、この反応の活性化エネルギーは0.21eVと見積もられたとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- TDDB（経時絶縁破壊）とは ── ある瞬間に導通してしまう側の劣化
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- imec「Atomic hydrogen treatment to improve NBTI reliability in low-thermal-budget process flows」公開技術記事（2026年8月29日にリンク生存を実測、200）── NBTIがSiO2界面層のホールトラップと界面欠陥、PBTIがhigh-k中の電子トラップであること、SiO2界面層がトンネル障壁として働くこと、約900℃のリライアビリティアニール、700℃を超えて初めてNBTIが改善しはじめること、hydroxyl-E’センター、3D逐次積層の600℃上限、H*の曝露（100℃で900℃相当、300℃で900℃参照を上回る）と活性化エネルギー0.21eV
- 「NBTI degradation and its impact on PDSOI PMOSFET」PMC、オープンアクセス（2026年8月29日にリンク生存を実測、200）── NBTIが何を指すかと反応拡散モデル、時間べき乗指数n = 0.28、加速条件（−1.8／−2.0／−2.2V、100／125／150℃）、しきい値ずれ100mVを寿命の判定基準とした130nm PDSOI PMOSFETの外挿寿命約18.7年
- 「Reliability of MOSFETs」arXiv 総説、全文公開（2026年8月29日にリンク生存を実測、200）── しきい値のずれが駆動電流を減らし回路のタイミングを直接悪化させること、設計時にガードバンドを確保する必要