プロセスコーナーとは
プロセスコーナーとは、製造ばらつきが端まで振れたときの素子の出来上がりを、いくつかの決め打ちの組にまとめたものです。 工場の側では、その端が電気特性検査の規格幅と一致します。
コーナーは端です。何の端かというと、工場が実際に出している分布の端です。
JEITAの半導体技術ロードマップ専門委員会が平成20年度に出した計測の章は、チップの全変動をロット間変動、ウェーハ間変動、チップ間変動の3つで表しています。分散が足し算になるので、全チップ変動はこの3つの分散の和になり、全ロットの平均値の±3倍の標準偏差の中に、チップ平均の99.75%が収まるという書き方です。ウェーハプロセスの分布には系統的な成分が入り込むため正規分布からずれる場合が多いものの、中心極限定理から平均や和は正規分布に近づくので、マクロな挙動に対して近似的に正規分布を使っている、という注記も同じ章に付いています。
同じ章は、電気特性のばらつきとプロセスのばらつきの関係も式にしています。プロセスの制御範囲が狭ければ特性変動は線形に近似でき、電気特性値は各プロセスの出来上がり値に感度係数を掛けた線形和で表せます。分散のほうも、感度係数とプロセス標準偏差の積の二乗和で書けます。同章は、トランジスタ特性がゲート長、サイドウォール幅、エクステンション、HALO、アニールなどのばらつきの影響を受けるとしたうえで、感度解析から感度係数を求め、各プロセスの標準偏差を実績から算出して、電気特性をどこまで小さくできるかを検討する、という手順を書いています。
つまりコーナーの幅は、サイドウォールスペーサやハロー注入といった個々の工程の標準偏差に、感度係数を掛けて積み上げた結果です。工程の標準偏差が動けば、コーナーの数字も動きます。
コーナーの数字は、電気特性検査の規格の端と一致します
Section titled “コーナーの数字は、電気特性検査の規格の端と一致します”ファウンドリのSkyWaterが公開しているSKY130のPDKドキュメントは、この対応を表でそのまま見せています。1.8VのNMOSのうちW/Lが0.42/0.15の素子のしきい値パラメータでは、コーナーの列がTTで0.738V、FFで0.659V、SSで0.818V、FSで0.625V、SFで0.852Vです。同じ行の電気特性検査（EDR）側は、代表値0.738V、下限0.625V、上限0.852Vです（1つのファウンドリの公開値です）。FSとSFの数字が、そのまま検査の下限と上限に一致します。
回路の速さで測っても幅が出ます。同資料が1.8VのNMOSとPMOSを組んだ143段のインバータについて載せているFO=1遅延は、電気特性検査の代表値が31.8ps、下限が24.7ps、上限が44.1psです。上限は下限の約1.8倍になります（この比はこちらで割り算した値です）。この行はコーナーの列が空欄のまま、検査の下限と上限だけで幅が示されていて、ここでも幅を持っているのは工場が実測する側です。先のしきい値の行に戻れば、FFの0.659Vに対してSSは0.818Vで、頭文字にFが付く側がしきい値の低いほうに並んでいます。
速い側のコーナーには、別の勘定が付きます。JEITAが訳したITRS 2011年版のデザインの章は、リーク電力が、ゲート長・酸化膜厚・しきい電圧といった主要なプロセスパラメータの動きに対して指数関数的に振れると書いています。速い側のコーナーは、待機電力の側で払うことになります。
露光の面にも、同じ形のコーナーがあります
Section titled “露光の面にも、同じ形のコーナーがあります”コーナーという取り方は、露光の面にも同じ形で並びます。先のJEITAの計測の章は、リソグラフィDRCの作業を、全グリッドにおいてプロセスのコーナー条件、すなわち最大または最小の露光量と、最大または最小のデフォーカスにおいて2次元形状を計算するものだと記しています。同章は、この計算でパターンとパターンのショート、パターンの局所細り、ライン端の後退、前工程パターンとのコンタクト面積の減少といったHot Spotが効率よく抽出できるとしています。
プロセスウィンドウの四隅と電気特性の四隅は、同じ組み立てです。焦点深度の端で形が保たれることを示す作業と、しきい値の端で回路が動くことを示す作業が、別々の面で走っています。工場の仕事は、実際の分布をその内側に収め続けることになります。
何を測り、どのつまみを動かすか
Section titled “何を測り、どのつまみを動かすか”工程能力は、分布が規格の内側にいるかを数字にします。 ソニーセミコンダクタソリューションズの品質・信頼性ハンドブックは、管理図が各工程で連続的に工程品質の変化を監視する手法として活用されているとし、重点管理項目について工程能力指数のCpとCpkを算出して、レベルが低い項目は工程改善を行うという運用を書いています。同ハンドブックは、正規分布では平均の±3σの間に99.7%が入るとしています。先のJEITAの章は、CpとCpkがともに1.00であれば歩留まり99.75%に相当するとしています。
計測のサンプリングは、分布の見え方そのものを決めます。 同じJEITAの章は、APCの制御後のロット間ばらつきについて、計測するウェーハ枚数を増やしても、ウェーハ内の計測ポイント数を増やしても改善することを実データで示しています。ただし同章は、ウェーハ内1ポイント計測でウェーハ枚数を増やす手が一番経済的だとしたうえで、その1点でロット全体の平均を代表できているかは別の尺度だとし、乖離があればロット間ばらつきが小さくなってもロット平均と目標値のずれが居座ると付け加えています。減らす側の得はサイクルタイムと計測装置の台数、増やす側の得は分布の推定精度です。
感度の高い工程の標準偏差が、コーナーの幅を握っています。 電気特性の分散は感度係数とプロセス標準偏差の積の二乗和なので、感度係数の大きい工程の標準偏差を1つ詰めると、コーナーの幅が最も効率よく縮みます。どの工程が影響しているかは感度解析で確定するので、手を入れる先は均一性のうち感度係数の大きい工程へ絞れます。裏を返すと、感度の低い工程をいくら磨いてもコーナーの幅は同じままです。
取引 ── コーナーを増やすと、何が伸びますか
Section titled “取引 ── コーナーを増やすと、何が伸びますか”JEITAの半導体部会が出したDFM用語集は、工場・装置・時期といった製造条件によるばらつきに、設計マージンの確保やコーナー条件でのサインオフといった手で対応していると書いたうえで、微細化が進むほど設計マージンもコーナー数も増えて守る条件が多くなり、設計期間や品質維持への影響が問題になっていると続けています。コーナーを増やせば取りこぼしは減りますが、検証の回数はコーナーの数だけ増えます。
同じ用語集は、逆向きの手も示しています。Manufacturing For Design の項は、製造ばらつきを縮めることが、設計時に織り込む電気的特性のばらつき幅、つまりコーナー条件を狭めるので、設計側から見れば電気的特性や特性歩留の向上が容易になるとしています。同項の付録は、製造側の努力でGeometrical Process Windowを縮小すると、電気的特性のコーナー条件の分布も狭まる、という言い方をしています。工場が歩留まりの外側で稼いだ分は、そのまま設計側の余裕になります。
ITRS 2011年版のデザインの章の和訳は、解決策の候補としてばらつきを考慮した合成とタイミングを挙げ、その効果を、過剰に悲観的なクロック周波数を回避することだと書いています。コーナーを広く取ったままにしておく代償は、出荷する速度そのものです。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”プロセスコーナーとは何ですか？
製造ばらつきが端まで振れたときの素子の出来上がりを、いくつかの決め打ちの組にまとめたものです。JEITAのDFM用語集は、製造条件によるばらつきに、設計マージンの確保やコーナー条件でのサインオフといった手で対応していると書いています。
コーナーの数字はどこから来ますか？
工場の電気特性検査の規格幅から来ます。SkyWaterが公開しているSKY130のPDKドキュメントでは、1.8VのNMOSのしきい値パラメータについて、コーナーの列の最小値と最大値が、同じ行の電気特性検査の下限と上限に一致しています。
コーナーの幅はどのくらい影響しますか？
同じ資料の1.8VのNMOSとPMOSで組んだ143段のインバータでは、FO=1遅延の電気特性検査の値が、代表値31.8ps、下限24.7ps、上限44.1psです。上限は下限の約1.8倍になります（この比はこちらで割り算した値です）。この行はコーナーの列が空欄で、幅は検査の側に書かれています。
ばらつきは何で決まりますか？
JEITAの計測の章は、チップの全変動をロット間変動、ウェーハ間変動、チップ間変動の3つで表し、それぞれの分散の和が全チップ変動になるとしています。電気特性のばらつきについては、各プロセスのばらつきに感度係数を掛けた線形和として表せるとし、トランジスタ特性がゲート長、サイドウォール幅、エクステンション、HALO、アニールなどのばらつきの影響を受けるとしています。
露光条件のコーナーとは何ですか？
同じJEITAの章は、リソグラフィDRCが全グリッドにおいてプロセスのコーナー条件、すなわち最大または最小の露光量と、最大または最小のデフォーカスの組で2次元形状を計算し、不良箇所を抽出すると記しています。
工場側でコーナーを狭めるにはどうしますか？
感度の高い工程のばらつきを詰めます。JEITAのDFM用語集は、製造ばらつきの縮小が、設計時に織り込む電気的特性の製造ばらつき幅、すなわちコーナー条件を狭めるため、設計側から見れば電気的特性や特性歩留の向上が容易になるとしています。
コーナーを増やすと何が悪くなりますか？
検証にかかる時間です。JEITAのDFM用語集は、微細化が進むほど設計マージンもコーナー数も増えて守る条件が多くなり、設計期間や品質維持への影響が問題になっていると書いています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- プロセスウィンドウとは ── 露光条件の側で端を取るやり方で、コーナーは電気特性の側です
- 工程能力指数（Cp・Cpk）とは ── 分布が規格の内側に収まっているかを数字にする側です
- 均一性（面内・ウェーハ間・ロット間）とは ── コーナーの幅を作っている、分散の内訳そのものです
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- JEITA 半導体技術ロードマップ専門委員会「平成20年度報告 第12章 WG14 メトロロジ（計測）」（2026年9月3日にリンク生存を実測、200）── 全チップ変動がロット間・ウェーハ間・チップ間の分散の和になること、±3σに99.75%が収まること、中心極限定理による正規分布の近似的な利用、電気特性値が感度係数とプロセス値の線形和で表せること、分散が感度係数とプロセス標準偏差の積の二乗和になること、トランジスタ特性を左右する工程の列挙、CpとCpkが1.00で歩留まり99.75%に相当すること、APC制御後のロット間ばらつきと計測ウェーハ枚数・ウェーハ内計測点数の関係、ウェーハ内1点でロット平均を代表できるかが別の尺度であること、リソグラフィDRCのコーナー条件と抽出されるHot Spotの種類
- JEITA 半導体部会「2011年度版 DFM用語集」（2026年9月3日にリンク生存を実測、200）── 製造条件によるばらつきへの対応が設計マージンやコーナー条件でのサインオフで行われていること、微細化によりコーナー数が増大し設計期間や品質維持への影響が問題化していること、製造ばらつきの縮小がコーナー条件を狭め電気的特性や特性歩留の向上を容易にすること、Geometrical Process Windowの縮小がコーナー条件の分布を狭めること
- SkyWater「SKY130 PDK Device Details」（2026年9月3日にリンク生存を実測、200）── 1.8V NMOS（W/L=0.42/0.15）のしきい値のTT・FF・SS・FS・SFの値と、同じ行の電気特性検査の代表値・下限・上限、1.8V NMOSとPMOSで組んだ143段インバータのFO=1遅延について電気特性検査の代表値・下限・上限が載り、その行のコーナーの列は空欄であること
- ソニーセミコンダクタソリューションズ「半導体品質・信頼性ハンドブック 第3版」（2026年9月3日にリンク生存を実測、200）── 管理図による工程品質の連続監視、重点管理項目についてCpとCpkを算出して工程改善へ結び付ける運用、正規分布の±σ・±2σ・±3σに入る確率
- JEITA 半導体技術ロードマップ専門委員会「ITRS 2011年版 デザイン 和訳」（2026年9月3日にリンク生存を実測、200）── リーク電力がゲート長・酸化膜厚・しきい電圧といった主要なプロセスパラメータに対して指数関数的に振れること、ばらつきを考慮した合成とタイミングの目的が過剰に悲観的なクロック周波数の回避にあること