ダイ内ばらつきとは

ダイ内ばらつきとは、1つのチップの中で素子の寸法や特性が場所ごとにずれる成分のことです。 ロットやウェーハをまたぐばらつきと分けて数えるための区分で、現場ではチップ内ばらつき、ローカルばらつきとも呼びます。

定義・解説

JEITA 半導体技術ロードマップ専門委員会の平成19年度報告は、トランジスタ特性ばらつきを空間分布でロット間、ウェーハ間、チップ間（Inter-die variations、グローバルばらつき）、チップ内（Intra-die variations、ローカルばらつき）の4つに分類しています。そのうえで、規則性による分類としてシステマティックばらつき（Variability）とランダムばらつき（Uncertainty）に分けています。2007年度のヒアリングに基づく記述です。

電子情報通信学会の知識ベースも同じ切り分けを使い、チップ内で起こるローカルばらつきをOCV（On Chip Variation）、チップ間で起こるものをグローバルばらつきとし、グローバル側をさらにウェーハ間とロット間へ分ける場合があるとしています。2013年8月に拝受された節の記述です。

隣り合う2個の差が、ウェーハ全体の幅の3分の2を埋めます

ばらつきはロット、ウェーハ、チップ、ダイ内という入れ子で数えます。65ナノメートル世代の報告値では、隣り合う2個の差が0.2ボルト程度あり、ウェーハ全体の幅0.3ボルトの大半をダイ内が埋めます。

平均値を動かす手は、チップ間までで止まります

JEITA平成19年度報告は、ロット間やウェーハ間の加工ばらつきを支配するのが露光工程だとしたうえで、ODP装置とAPCシステムの統合が進み、ゲートpoly-Si電極長が20ナノメートル程度までの範囲で最終CDばらつきが3σで1.55ナノメートル程度まで低減されているとしています。熱処理側でもウェーハ間のばらつきを抑えるAPCシステムが実用化されているとしています。2007年度時点の記述です。フィードバックとフィードフォワードの仕組みはAPCのページに書きました。

同じ報告は、最終的なチップ間特性ばらつきの低減について、しきい値電圧の平均値補正としてBack-bias制御が有効だとしています。ここまでは、平均値をずらす手が使えます。

ダイ内は、この手が届く外側にあります。1つのチップの中に分布そのものが入るため、ロットの平均を動かしても、ウェーハの面内分布を平らにしても、チップの中の広がりはそのままの幅で次の工程へ渡ります。面内の均一性を締める側は均一性のページに書きました。

システマティックとランダムに分けて数えます

場所で決まる分と、1個ごとに散らばる分は、別の手で減らします

チップ内を横に切ると、場所でなめらかに動く成分と、1個ごとに散らばる成分が重なります。現場では外側の入れ物から順に引き算し、最後に残った幅をランダム成分として数えます。

JEITAの平成21年度報告第11章は、システマティック側の代表的な機構を8つ挙げています。リソグラフィ・ストレス・ウェルの3つの近接効果、エッチングでのマイクロローディング効果、過渡増速拡散の近接効果、フラッシュアニールとレーザーアニールで熱がどれだけ吸われるかのパターン依存性、プロセスの経過時間、そしてチップを横切る向きに残るステッパーのレンズの不完全さです。2009年度報告の記述です。名前がそのまま工程の名前になります。ローディング効果、過渡増速拡散（TED）、レーザアニール、ウェル、STIのページに書きました。

同じ報告は、ランダム側の機構として、不純物の数と位置のゆらぎ、ラインエッジラフネス、ゲート絶縁膜の厚さ、そしてポリシリコンや金属のゲート電極の中で粒界が引き起こす電荷のゆらぎを挙げています。ラインエッジラフネス（LER）については、SEAJのウェーハプロセス用語集が、原因がリソグラフィとエッチングの双方にあるとし、ゲート材料、フォトレジストの構成物、エッチングケミストリィのすべてが線幅の不確定性へ関係するとしています。

平成21年度報告は、配線幅が太くなるとCMPの削れ量が変化して配線の高さが減少し、配線密度が高くなると同様に配線の高さが減少するとしています。SEAJのウェーハプロセス用語集は、CMPの平坦性をグローバル平坦性とローカル平坦性に分け、領域の一般的な基準値を10マイクロメートルとしています。10マイクロメートルという長さが、ダイ内の話とウェーハ全体の話を分ける目安になります。ディッシングとエロージョンは、この基準値の内側で起きる高さの差です。

数値にすると、隣同士の差が総額の大半です

JEITA平成19年度報告は、DFMやDFY技術で加工ばらつきを抑えても最終的にランダムな特性ばらつき成分が残るとし、65ナノメートル世代のウェーハ内のしきい値電圧の最大値と最小値の差が0.3ボルト以上あり、ペアトランジスタのしきい値電圧差も0.2ボルト程度あることが報告されているとしています。ウェーハ全体の幅の67パーセントを隣り合う2個が占める計算になり、こちらで割り算しました。2007年度時点の報告値です。

同じ節は原因の1つにラインエッジラフネスを挙げ、相関長20ナノメートルにおいてLERの3σが6ナノメートルにもなるとの報告があるとしています。もう1つの原因として不純物の統計的ばらつきを挙げ、微細なトランジスタ当たりのチャネル不純物が数100個になっていて、イオン注入で導入されたチャネル不純物分布がポアソン分布に従ってばらつくとしています。解析手法としてはσ(Vth) = Avt÷√(LW)で表されるPelgrom plotが広く用いられ、Avtは計算では1ミリボルト・マイクロメートル程度と推測される一方、実際は3から5ミリボルト・マイクロメートル程度の比較的大きな値が報告されているとしています。

同じ節は、256個アレイトランジスタのしきい値電圧ばらつきについて、90ナノメートル世代に比べて65ナノメートル世代でランダム成分が顕著に増加し、65ナノメートル世代のSRAMではランダム成分が70から80パーセントと支配的になることが報告されているとしています。同じ報告は、レイアウト依存性については、分布の幅よりも平均値そのものが動くと考えられるとしています。

上限の書かれ方も公開されています。同じ章は、ITRS2007のPIDSがゲート電極長ばらつきをデバイスパラメータばらつきの第1要因とし、3σをプラスマイナス12パーセント未満へ抑制する必要性を示したとしています。FEP側ではATVV（Allowable Threshold Voltage Variability）が設定され、しきい値電圧のばらつきは電源電圧の10パーセント程度へ収める形になります。そのうえでゲート電極長のCDばらつきの3σをゲート電極長の12パーセント以下へ抑える必要があるとし、改善すべき工程として露光のばらつき、レジストのトリム、ゲートのエッチングという3つを挙げています。総額を工程へ割り当てる考え方はCD均一性バジェットのページに書きました。

何を測れば切り分けられるのか

電子情報通信学会の知識ベースは、どちらの成分もTEG（Test Element Group）を作ってデータを取るとし、ランダム側は統計データから統計モデルを組んで影響を統計的に予測し、システマティック側はモデルを作って回路パラメータや歩留まりを予測するとしています。

JEITA平成19年度報告は、実工程でばらつき成分を切り分ける手順が提案されているとしています。プロセス依存を織り込んだうえでウェーハ間とチップ間を先に外し、続いてレイアウト依存性を外し、残りからシステマティック成分とランダム成分を取り出す順番です。引き算の順番そのものが、現場の測り方になります。

測定の負荷も同じ節にあります。統計的プロセスばらつきが顕著になったことでウェーハ面内多点測定が必要になり、測定機コストの増大が懸念されるとし、そこでテストパターンを少数点測定してCDをシミュレーションで予測する手法が実用化され、塗布現像機搭載型のODP装置も開発されているとしています。日常の測定はCD-SEMとOCDが担い、面内の並びはウェーハマップへ落とします。

JEITAの平成21年度報告第4章は、ITRS2009のEtchingの表について、ばらつきの記載がチップ内、チップ間、ウェーハ間、ロット間と細かくなったとしています。要求表の行そのものが、ダイ内を独立した欄として持ちます。

つまみと、その代償

レイアウト側のつまみが1本あります。JEITA平成21年度報告は、規則的なレイアウトやダミーを配置することにより近接効果補正の精度を高められるとしています。近接効果補正そのものはOPCのページにあります。規則性を上げるほどシステマティック成分は減り、そのぶんセル面積とダミーの占有が増えます。

注入と熱処理にも2本あります。平成21年度報告のFEP章は、産総研からのヒアリングとして、不純物揺らぎに起因したばらつきの低減にHalo注入と熱処理の最適化が有効で、ゲート電極をpoly-Siからa-Siへ変えてゲート中のチャネリングを抑えることや過剰なドーパントの低減が有効だとしています。2009年度のヒアリングに基づく記述です。ハロー注入を強めるとしきい値電圧の制御性は上がり、接合の電界と接合容量が上がる側へ振れます。チャネリングを抑えるためにゲート電極を非晶質にすると分布の裾は締まり、後段の熱処理で結晶化する過程が新しい変数になります。

膜厚のつまみもあります。平成19年度報告は、Metal-gate/high-k技術で反転時のゲート絶縁膜厚を1.9ナノメートルから1.4ナノメートルへ薄くすると、ランダムばらつきを抑えられるとの結果が得られているとしています。ハイk膜を薄くするほどランダム成分は締まり、リーク電流と信頼性の欄が動きます。

チャネルの不純物そのものを減らす道もあります。平成21年度報告のFEP章はFinFETについて、ランダム不純物ゆらぎを抑えられているためかn型とp型でばらつきが同じくらいになり、チャネルを無ドープで作るためフィン表面の凹凸（LER）がしきい値電圧ばらつきへ与える影響も小さいという結果になっているとしています。作っている典型的なサイズはフィン高さ30から50ナノメートル、フィン厚さ20ナノメートルまたは40ナノメートルです。同じ章は、しきい値電圧ばらつきの要因分析ではゲート長、フィン厚さ、ゲート絶縁膜厚、不純物の影響が無視でき、残る可能性は実効仕事関数だとし、モリブデンの粒径が30ナノメートルくらいで方位などの影響が大きいとしています。不純物のゆらぎを外すと、代わりに金属ゲートの粒径と方位という欄が立ちます。

アニールにも代償が付きます。JEITA平成19年度報告は、ミリ秒アニールが加熱を基板表面側から行うため、パターンによる温度ばらつきが発生するとし、レーザーの波長に応じて表面に熱を吸収する層を設けるなどの対策が必要だとしています。ミリ秒アニールで活性化を稼ぐほど、パターン依存の温度差がダイ内の欄へ乗ります。吸収層を足せば温度差は縮み、成膜と除去の工程が2つ増えます。

何を差し出すのか

いちばん重い代償は速度です。JEITA平成21年度報告は、両方のばらつきへ設計マージンを厚くして備えると、回路の動作速度が落ちるとしています。ダイ内ばらつきの幅をそのまま設計へ渡すと、その幅の分だけ動作周波数を落とす形になります。同じ報告は、システマティック側をコンパクトモデルで書けるようになれば、マージンを厚くすることなく設計側で補正できるとしています。分離して名前を付けた成分だけが、マージンから外へ出せます。

測る側の代償は時間です。面内多点測定を増やすほどダイ内の姿は細かく取れ、測定機の台数と1ロットの滞留が増えます。工程の側では、規則的なレイアウトが面積を、吸収層が工程数を、薄いゲート絶縁膜がリーク電流を差し出します。線をどこで引くかは工程能力指数（Cp・Cpk）とSPCの側の話になります。

よくある質問（FAQ）

ダイ内ばらつきとは何ですか？

1つのチップの中で素子の寸法や特性が場所ごとにずれる成分です。JEITAの平成19年度報告は、特性ばらつきを空間分布でロット間、ウェーハ間、チップ間（Inter-die、グローバル）、チップ内（Intra-die、ローカル）に分類しています。電子情報通信学会の知識ベースは、チップ内で起こるローカルばらつきをOCV（On Chip Variation）と呼んでいます。

チップ間ばらつきとどう違いますか？

チップ間は分布の中心そのものがずれるため、平均値を動かす手で打ち消せます。JEITAの平成19年度報告は、チップ間特性ばらつきの低減にしきい値電圧の平均値補正としてBack-bias制御が有効だとしています。ダイ内は1つのチップの中に分布そのものが入るため、同じ手が届く範囲の外にあります。

どのくらいの大きさになりますか？

JEITAの平成19年度報告は、65ナノメートル世代のウェーハ内のしきい値電圧の最大値と最小値の差が0.3ボルト以上あり、ペアトランジスタのしきい値電圧差も0.2ボルト程度あることが報告されているとしています。2007年度時点のヒアリングに基づく記述です。

システマティック成分の原因は何ですか？

JEITAの平成21年度報告は、システマティック側の代表的な機構を8つ挙げています。リソグラフィ・ストレス・ウェルの3つの近接効果、エッチングでのマイクロローディング効果、過渡増速拡散の近接効果、フラッシュアニールとレーザーアニールで熱がどれだけ吸われるかのパターン依存性、プロセスの経過時間、そしてチップを横切る向きに残るステッパーのレンズの不完全さです。

ランダム成分の原因は何ですか？

同じ報告は、ランダム側の機構として、不純物の数と位置のゆらぎ、ラインエッジラフネス、ゲート絶縁膜の厚さ、そしてポリシリコンや金属のゲート電極の中で粒界が引き起こす電荷のゆらぎを挙げています。平成19年度報告は、相関長20ナノメートルにおいてラインエッジラフネスの3σが6ナノメートルにもなるとの報告があるとしています。

何を測れば切り分けられますか？

電子情報通信学会の知識ベースは、ランダム側についてTEG（Test Element Group）を作り、そこから取った統計データで統計モデルを組むとしています。JEITAの平成19年度報告は、ウェーハ間とチップ間を先に外し、続いてレイアウト依存性を外し、残りからシステマティック成分とランダム成分を取り出す手順が実工程として提案されているとしています。

現場で動かせるつまみは何ですか？

JEITAの平成21年度報告は、規則的なレイアウトやダミーの配置により近接効果補正の精度を高められるとしています。平成21年度報告のFEP章は、不純物揺らぎに起因したばらつきの低減にHalo注入と熱処理の最適化が有効で、ゲート電極をpoly-Siからa-Siへ変えてゲート中のチャネリングを抑えることも有効だとしています。

比較・違いを学ぶ

均一性（面内・ウェーハ間・ロット間）とは ── ダイ内の1つ外側にある3つの入れ物
ラインエッジラフネス（LER）とは ── ランダム成分の代表として名前が挙がる現象
工程能力指数（Cp・Cpk）とは ── ばらつきの幅を管理値へ換算する指標

出典

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JEITA 半導体技術ロードマップ専門委員会「平成19年度報告第5章 WG3 FEP（フロントエンドプロセス）」（2026年9月3日にリンク生存を実測、200）── ロット間・ウェーハ間・チップ間・チップ内という空間分布の分類、システマティックとランダムの分類、65ナノメートル世代のしきい値電圧0.3ボルト以上と0.2ボルト程度、相関長20ナノメートルでのLER3σ6ナノメートル、チャネル不純物数100個とポアソン分布、Pelgrom plotとAvtの1および3から5ミリボルト・マイクロメートル、256個アレイでのランダム成分70から80パーセント、ゲート電極長CDばらつき3σ12パーセント以下とATVVの電源電圧10パーセント、最終CDばらつき3σ1.55ナノメートル、Back-bias制御、ばらつき成分の分離フロー、ウェーハ面内多点測定とODP装置、ミリ秒アニールのパターン依存温度ばらつきと吸収層
JEITA 半導体技術ロードマップ専門委員会「平成21年度報告第11章 WG10 モデリング&シミュレーション」（2026年9月3日にリンク生存を実測、200）── システマティックばらつき機構とランダムばらつき機構の一覧、設計マージン拡大による動作速度の低下、規則的なレイアウトとダミー配置による近接効果補正の精度向上、配線幅と配線密度によるCMP後の配線高さの変化
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