応力記憶技術（SMT）とは

応力記憶技術（SMT）とは、ゲート電極からチャネルへ応力を加えて、シリコンの結晶を歪ませる局所的な歪み技術です。 上からかぶせた膜が押し続ける応力ライナーに対して、応力の出どころがゲート電極になります。

定義・解説

歪みを入れる手が複数あるとき、区別の軸になるのは力の出どころです。東芝は公式ニュースリリースで、トランジスタにおける性能向上技術である応力印加手法の1つとしてストレスメモライゼーション技術（SMT）を挙げ、SMTではゲート電極からチャネルに応力を印加することによりナノワイヤチャネルの結晶を歪ませ、これによりチャネル中のキャリア移動度が向上してオン電流を向上させるとしています。2010年に公表した試作の記述です。

同じ歪み技術の並びの中で、SMTは局所応力の一つに数えられています。JEITAの半導体技術ロードマップ専門委員会が公開するITRS 2009年版の日本語訳は、高速回路向けに高性能CMOSトランジスタの移動度を稼ぐ手として、素子の近くで局所的に応力をかける手法が集中的に研究されてきたとし、その例にデュアルコンタクト・エッチストップ膜（dual-CESL）とストレスメモリー効果技術（SMT）を並べています。

歪みを入れる相手はn型です。SEAJのウェーハプロセスWGが公開する装置技術ロードマップは、部分歪みを入れるためのキャップ層としてSiNを使う案が出ているとし、プロセスの側で歪みを作る手立てであって、SiNのキャップ層ならnMOSにだけ引っ張り歪みを入れて移動度を上げられるとしています。同ロードマップは続けて、そのキャップ層の応力をどう制御するかが大きな課題であり、新しいソースガスとプロセスが重要になるとしています。2012年版の記述です。

同じ歪みでも、力の出どころが入れ替わります

応力ライナーは上にかぶせた膜から力が伝わり、東芝の記述ではSMTの応力はゲート電極から加わります。SEAJの装置技術ロードマップは、SiNキャップ層によってnMOSのみに引っ張り歪を導入する形を挙げています。

58％という数字には内訳があります

東芝は同ニュースリリースで、ナノワイヤトランジスタへSMTを適用した結果、n型トランジスタのオン電流がオフ電流100nA／mmのもとで従来比58％向上したとしています。同社の試作素子での測定です。同社はあわせて、ナノワイヤ構造にした方がSMTによる向上分が大きくなることを確かめ、ゲート電極から応力をかけるやり方がこの構造で通用すると実証したとしています。

同じ成果について、NEDOの実施方針は内訳の側から書いています。同方針は、チャネルの移動度を上げるための歪み印加技術としてSMTを適用したとし、短チャネルのn型ナノワイヤトランジスタでは移動度の向上と寄生抵抗の低減が重なってオン電流が58％伸びたと記しています。実施体制は東京大学と東芝です。

58％の内訳に寄生抵抗の低減が並ぶ点は、現場での見え方に響きます。同方針は同じ開発の中で、ソース／ドレイン側のナノワイヤを短くして寄生抵抗を下げるために、極薄のゲート側壁とせり上げソース／ドレイン構造を作り、その結果として寄生抵抗が下がりn型トランジスタのオン電流が40％伸びたとも記しています。オン電流の増分を応力の寄与と抵抗の寄与へ切り分けるには、移動度と寄生抵抗を別々に測る手が要ります。

つまみは、膜をどこに残すかと、熱をどこまで入れるかです

膜の残し方はエッチングが握ります。JEITAが公開するITRS 2009年版の日本語訳は、dual-CESLやSMTをきちんとパターニングするには、下に敷いた薄いオキサイドバッファ層を残したままSiNやBNを異方性プラズマエッチで抜ける、選択比の高い条件が要るとしています。2011年版の日本語訳は、プラズマエッチングがSTI、ゲート、スペーサ、埋込みSiGe、SMT、TSVの形成を含む重要なFEOLパターン形成に用いられているとしています。

エッチング選択比を下げれば、薄い酸化膜を抜けて下地まで届きます。2011年版は、スペーサの材料と下層との選択比が、プラズマで誘起される転移ダメージとドーパントロスの量を左右するとしています。選択比は、膜を残す場所を指定するつまみであると同時に、下地をどれだけ痛めるかのつまみでもあります。

ひずみを入れるSiN膜は、後の工程でも薄く削られます。SEAJの装置技術ロードマップは、レジスト剥離工程で許される基板側のロス量を論じた節で、ひずみ印加用のSiN膜については、膜厚が動くとひずみ量が所定の値からずれるため1.5Å以下に抑えるとしています。同ロードマップがひずみ印加用のSiN膜全般へ挙げる要求値です。狙った応力を作る話と、後の工程でその膜のロスを1.5Å以内へ収める話が、同じ1つの条件になります。

膜をチャネルへ近づけるほど応力は伝わりますが、近づける手はエッチングです。 2011年版の日本語訳は、メタルシリサイドを作る前にウェットまたはプラズマでスペーサを取り除く流し方を挙げ、これによって応力コンタクトライナーの膜がチャネル側へ近づくぶん、歪みの伝わり方が良くなるとしています。サイドウォールスペーサを削る量は、応力の伝わり方と下地のダメージを同時に動かします。

熱の側にもつまみがあります。JEITAが公開するITRS 2009年版のモデリング＆シミュレーション章の日本語訳は、ドーパントの拡散の最小化とドーパントの十分な活性化とのトレードオフを最適化することが、拡散層を薄く作ることとデバイスのアクセス抵抗を下げることに対して重要になるとしています。同章はまた、ミリ秒級かそれより短いアニールへ動くほど温度プロファイルの組み方が必須になるとし、温度の分布を時間と場所の両方で制御することが課題として残るレーザーアニールでは、それがとりわけ大きな問題になるとしています。

熱を強めればドーパント活性化が進んで寄生抵抗は下がりますが、拡散も進みます。熱を弱めれば熱バジェットに余裕が出る一方で、アクセス抵抗が高いままになります。RTAやスパイクアニール、レーザアニールのどれを選ぶかが、そのまま応力の入り方の条件になります。

同章はさらに、CMOS改善の道筋では機械的な応力の技術が前提になるとし、拡散もクラスタリングも活性化も、応力の影響を局所的に織り込む対象になるとしています。応力と活性化は、同じ熱処理の上で一緒に動きます。

応力の出どころは複数あります

チャネルへ届く応力は、複数の出どころの合計です。JEITAの半導体技術ロードマップ専門委員会が公開する平成19年度報告は、レイアウトのデータとネットリストに応力の情報を突き合わせて、移動度を織り込んだ補正済みのSPICEネットリストを取り出すところまで実現されているとし、そこで見ている項目としてSTI構造（深さ、膜厚）、拡散層長さ依存性、SiNライナー構造、埋込みSiGeのソース／ドレイン、SMTを挙げています。

1本のチャネルに、複数の応力が重なります

チャネルへ届く応力は複数の出どころの合計になるため、電流はSMTを含む全部の合計に従います。JEITAの平成19年度報告は、レイアウトの情報から移動度の補正ネットリストを抽出する取り組みを挙げています。

同報告はばらつきを論じた別の節で、レイアウト依存性を織り込んだSPICEの補正について、高度な歪み技術を使うぶんばらつきが増える45nm世代以降でいっそう要るようになるとしています。歪み技術を1つ足すたびに、同じ設計でも配置によって電流が動く幅が広がるということです。

代わりに引き受けるもの

JEITAが公開するITRS 2009年版のモデリング＆シミュレーション章の日本語訳は、応力が全工程の結果として決まるとしたうえで、プロセスで通る温度域の全体にわたって応力を追い、その結果をデバイスシミュレーションへ渡す対象に挙げています。同章はまた、移動度を稼ぐために機械的な応力を使う場面が増えているぶん、信頼性や転位の発生、ドーパント拡散へ影響する応力の記述の整備が要るとしています。

SMTが引き受ける代償は3つあります。薄い酸化膜を残したまま窒化膜を抜くという選択比の要求、ひずみ印加用のSiN膜のロスを後工程で1.5Å以内へ収めるという条件、そして特性が工程の履歴とレイアウトに従うようになるという設計側の負担です。その代わりに得られるのが、寸法をそのままにして増えるオン電流です。

よくある質問（FAQ）

応力記憶技術（SMT）とは何ですか？

ゲート電極からチャネルへ応力を加えて、シリコンの結晶を歪ませる局所的な歪み技術です。東芝は公式ニュースリリースで、SMTがトランジスタの性能向上技術である応力印加手法の1つだとし、ゲート電極からチャネルに応力を印加することでチャネルの結晶を歪ませ、キャリア移動度を上げてオン電流を向上させるとしています。

応力ライナーとの関係はどうなりますか？

応力の出どころが入れ替わります。応力ライナーはトランジスタの上にかぶせた窒化シリコンの膜から力が伝わり、SMTでは東芝の記述のとおりゲート電極から応力が加わります。JEITAの日本語訳はSMTをストレスメモリー効果技術とも呼んでいます。

なぜ「記憶」と呼ばれるのですか？

応力が工程の履歴として持ち越されるためです。JEITAが公開するITRS 2009年版のモデリング＆シミュレーション章の日本語訳は、プロセス工程の応力履歴や応力のメモリ効果をシミュレーションの対象に挙げ、同章の課題一覧にもプロセスの連なりの中での応力記憶（SMT）のモデリングが並んでいます。

どのくらい電流が増えますか？

東芝は公式ニュースリリースで、ナノワイヤトランジスタへSMTを適用したn型トランジスタのオン電流が、オフ電流100nA／mmのもとで従来比58％向上したとしています。同社の試作素子での値です。NEDOの実施方針は同じ成果について、移動度の向上と寄生抵抗の低減が重なって58％の伸びになったと記しています。

どの工程で作られますか？

膜のパターン形成にプラズマエッチングが使われます。JEITAが公開するITRS 2011年版の日本語訳は、プラズマエッチングがSTI、ゲート、スペーサ、埋込みSiGe、SMT、TSVの形成を含む重要なFEOLパターン形成に用いられているとしています。

エッチングでは何が難しいのですか？

選択比です。JEITAが公開するITRS 2009年版の日本語訳は、dual-CESLやSMTをきちんとパターニングするには、下の薄いオキサイドバッファ層を残したままSiNやBNを異方性プラズマエッチで抜ける、選択比の高い条件が要るとしています。2011年版は、スペーサの材料と下層との選択比が、プラズマで誘起される転移ダメージとドーパントロスの量を左右するとしています。

使うと何が悪化しますか？

特性のばらつきです。JEITAの平成19年度報告は、レイアウトのデータと応力の情報から移動度を補正したSPICEネットリストを取り出す取り組みを挙げ、そこに並ぶ項目としてSTI構造、拡散層長さ依存性、SiNライナー構造、埋込みSiGeのソース／ドレイン、SMTを挙げています。同報告はばらつきを論じた別の節で、レイアウト依存性を織り込んだSPICEの補正が、高度な歪み技術を使うぶんばらつきが増える45nm世代以降でいっそう要るようになるとしています。

比較・違いを学ぶ

応力ライナーとは ── 上にかぶせた膜が押し続ける側の歪み技術です
膜応力とは ── 膜が抱えている力そのものの見方です

出典

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東芝「立体構造トランジスタの高性能化技術の開発について」公式ニュースリリース（2026年9月3日にリンク生存を実測、200）── ストレスメモライゼーション技術（SMT）が応力印加手法の1つであること、SMTではゲート電極からチャネルに応力を印加して結晶を歪ませキャリア移動度を上げてオン電流を向上させること、n型トランジスタのオン電流がオフ電流100nA／mmのもとで従来比58％向上したこと、ナノワイヤ構造にした方がSMTの効果が増すこと
NEDO 電子・材料・ナノテクノロジー部「平成23年度実施方針（P09002／P10023）」（2026年9月3日にリンク生存を実測、200）── チャネル移動度を向上するために歪み印加技術であるSMTを適用したこと、SMT短チャネルn型ナノワイヤトランジスタで移動度向上と寄生抵抗低減によりオン電流が58％向上したこと、実施体制が東京大学と東芝であること、極薄ゲート側壁とせり上げソース／ドレイン構造で寄生抵抗の低減とn型トランジスタのオン電流40％向上を得たこと
JEITA 半導体技術ロードマップ専門委員会「フロントエンドプロセス」ITRS 2009年版日本語訳（2026年9月3日にリンク生存を実測、200）── 高速回路向けに素子の近くで局所的に応力をかけて移動度を稼ぐ手法がdual-CESLやストレスメモリー効果技術（SMT）として集中的に研究されてきたこと、これらをきちんとパターニングするには薄いオキサイドバッファ層を残したままSiNやBNを異方性プラズマエッチできる高い選択比が要ること
JEITA 半導体技術ロードマップ専門委員会「フロントエンドプロセス」ITRS 2011年版日本語訳（2026年9月3日にリンク生存を実測、200）── プラズマエッチングがSTI、ゲート、スペーサ、埋込みSiGe、SMT、TSVの形成を含む重要なFEOLパターン形成に用いられていること、スペーサを除くと応力コンタクトライナーの膜がチャネル側へ近づいて歪みの伝わり方が良くなること、スペーサの材料と下層との選択比がプラズマで誘起される転移ダメージとドーパントロスの量を左右すること
JEITA 半導体技術ロードマップ専門委員会「モデリング＆シミュレーション」ITRS 2009年版日本語訳（2026年9月3日にリンク生存を実測、200）── プロセス工程の応力履歴や応力のメモリ効果がシミュレーションの対象であること、課題一覧にプロセスの連なりの中での応力記憶（SMT）のモデリングが並ぶこと、拡散の最小化と活性化の最大化のトレードオフ最適化が拡散層を薄く作ることとアクセス抵抗の低減に重要であること、ミリ秒アニールやレーザーアニールで温度プロファイルを適切に組むことが課題になること、拡散・クラスタリング・活性化のすべてが機械的応力の影響を局所的に考慮する対象になること、応力が全工程の結果として決定され全温度領域にわたって考慮したうえでデバイスシミュレーションへ渡す対象になること
JEITA 半導体技術ロードマップ専門委員会「平成19年度報告第5章 WG3 FEP」（2026年9月3日にリンク生存を実測、200）── レイアウトのデータとネットリストへ応力の情報を突き合わせ、移動度を補正したSPICEネットリストを取り出すところまで実現されており、そこでSTI構造（深さ、膜厚）、拡散層長さ依存性、SiNライナー構造、埋込みSiGeのソース／ドレイン、SMTを見ていること、ばらつきを論じた節では、レイアウト依存性を織り込んだSPICEの補正が、高度な歪み技術を使うぶんばらつきが増える45nm世代以降でいっそう要るようになるとされていること
SEAJ ウェーハプロセスWG「装置技術ロードマップウェーハプロセス（2012年版）」（2026年9月3日にリンク生存を実測、200）── キャップ層に部分歪の導入のためSiNの使用が提案されていること、SiNキャップ層によりnMOSのみに引っ張り歪を導入して移動度の向上を図ること、キャップ層の応力制御が大きな課題であること、ひずみ印加用SiN膜では膜厚が変化するとひずみ量が所望の値からずれるため1.5Å以下とされていること