ゲートピッチとは
ゲートピッチとは、隣り合うトランジスタのゲートからゲートまでの繰り返し間隔で、ゲート1本ぶんが消費する横幅にあたる寸法です。 英語ではCPP（Contacted Poly Pitch）と呼びます。
imecは公開技術記事で、CPPをあるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法だとしています。ゲートを1本引くたびにレイアウトから差し引かれる幅にあたります。
ノード名の数字は、この寸法から離れています。産業技術総合研究所は2020年12月のプレスリリースの用語欄で、微細化が進むにつれて技術世代の名前と実際の半導体微細加工寸法の乖離が始まったとし、ここでいう2nmを、配線幅や最小加工寸法とは切り離した世代の名前だとしています。
一方、ピッチという語のほうは古くから固まっています。JEITA半導体部会の半導体用語集は、ハーフピッチをピッチすなわち線幅と線間隔の和の1/2とし、ITRSが2005年版からICの技術世代を表す単位として採用したと記しています。最小寸法についても、一般に配線ピッチやトランジスタのゲート長などで表されるとしています。ICガイドブック2009年版に基づく記述です。
世代の名前が実寸から離れたあとも、比較に耐える寸法はピッチ側に生きています。プロセスノードの数字だけでレシピは組めますが、CPPと最小メタルピッチの2つをそろえれば、マルチパターニングが要るかどうかまで見当がつきます。
隣り合うゲートの間に何が入るかは、工程の順序で決まります。産総研 先端半導体研究センターの八木下淳史氏がTIAの公開セミナーで示したプロセスフロー資料は、ダミーゲートを立てたあとにゲート側壁を作り、ソース・ドレインのエピ成長を経て、ゲートとソース・ドレインの上にコンタクトを作る順序を示しています。したがって1周期の中身は、ゲート1本とサイドウォールスペーサ2枚、そしてコンタクトプラグ1本になります。
動いた寸法と、止まった寸法
Section titled “動いた寸法と、止まった寸法”数字は、欧州の共用試作ラインNanoICのPathfinding PDK仕様として公開されています。EUROPRACTICEの技術ページは、imecのN2ノードを前提としたキットについて、ゲートピッチ48nm、最小メタルピッチ22nm、ゲート長15nm、標準セル高さ132nm、6トラック構成、ナノシート4枚積み、配線17層（表面13層・裏面4層）と記載しています。imecのロードマップに基づく想定値です。
続くA14では、ゲートピッチ45nm、ゲート長15nm、標準セル高さ115nm、配線18層（表面13層・裏面5層）となり、N2比で面積が約18%、同じ周波数での電力が約7%改善するとしています。裏面電源供給のつなぎ方も、シリコン貫通ビア経由から、ソース・ドレインのエピへ直接落とすコンタクトへ移ります。
ゲート長は15nmのまま並びます。ゲートピッチは48から45nmへ6.3%、標準セル高さは132から115nmへ12.9%縮みます（縮小率はこちらの計算です）。両者を掛けると0.82となり、公表されている約18%の面積利得とほぼ一致します。面積の出どころは、ゲートを短くした側とは別のところにあります。
セル高さのほうが、速く縮んでいます
Section titled “セル高さのほうが、速く縮んでいます”セル高さは、セルあたりの配線本数すなわちトラックと、配線ピッチの積になります。EUROPRACTICEが公開しているN2想定の数字でも、6トラックに最小メタルピッチ22nmを掛けると標準セル高さ132nmに一致します（この掛け算はこちらで行っています）。トラックを減らせばセルは低くなり、負担は配線側へ移ります。
同社の公開技術記事は、セル高さが5Tを下回るところまで押し下げられるとBEOLのクリティカル層の配線ピッチが20nm以下になり、容量、抵抗（ビアと配線の双方）、コスト、描画性、信頼性のすべてできわめて厳しくなるとしています。さらに、長らくソース・ドレイン・ゲートへの単層コンタクトとして組まれてきたMOLが、5T未満のセル構成へ移るにつれて層とビアを足した多層構造へ進むとも述べています。
同記事はまた、CPPのスケーリングの鈍化に対処しうる代替のデバイス構造を探索しているとも書いています。CPPは、止まりかけている側の寸法です。
nとpの間隔が、セル高さを食います
Section titled “nとpの間隔が、セル高さを食います”セル高さの内訳では、n型とp型の間隔が大きな比率を占めます。imecの2019年の解説記事は、FinFETではn型とp型の間にダミーフィン2本ぶんの間隔を取るのが通例で、利用可能な空間の40〜50%を消費すると述べています。
同記事は、2nm世代を対象としたTCAD検討として、ゲートピッチ42nm、配線ピッチ16nm、5T標準セルライブラリという条件を挙げ、n型とp型の間に誘電体の壁を入れるフォークシート構造で、ナノシート比で同一電力での速度10%、同一速度での電力24%、トラック高さ5Tから4.3T、セル面積20%減という見積りを示しています。SRAMではp-n間隔8nmで面積と性能を合わせて30%としています。いずれも2019年時点のシミュレーション値です。
同記事は、世代ごとに寸法を0.7倍し、性能15%向上・面積50%削減・電力40%削減・コスト35%削減を得てきたという従来の比例縮小も示しています。48から45nmという6.3%は、その0.7倍とは別の桁の数字です。ムーアの法則が続いているかどうかの検証が、ノード名よりもピッチの実数で行われる理由がここにあります。
現場は何を測り、どこを動かすのか
Section titled “現場は何を測り、どこを動かすのか”測る対象はゲートのCDです。JEITA半導体技術ロードマップ専門委員会が訳出したITRS 2007のリソグラフィ章は、エッチング後の最終ゲートCDを従来の許容値の±12%へ収めることがいよいよ困難になってきたとし、この12%にはデバイスの全ての方向、全てのクリティカルパターンの、フィールド内・ウェーハ内・ウェーハ間・ロット間の変動が含まれると記しています。2007年版の記述です。
±12%は相対値ですから、ゲート長が15nmまで下がると許容幅は±1.8nmになります（この換算はこちらの計算です）。CD-SEMやOCDで測るのはこの幅で、オーバーレイ計測と合わせたエッジ配置誤差が、コンタクトとゲートの短絡余裕を左右します。この余裕が尽きた先に、自己整合コンタクトのように合わせ込みを工程側へ移す手が入ります。
同章は、LWR（線幅ラフネス）の低空間周波数側の成分が活性領域上のゲート長の変動になり、リーク電流の増加、素子ごとの速度ばらつき、ICのタイミング問題へ及ぶとも述べています。ピッチを詰めるほど、この揺らぎが寸法に占める比率が上がります。
つまみは3つあります。
1つ目はゲートCDのターゲットです。下げれば駆動力と速度を取りにいけますが、短チャネル側の余裕を削る動きになります。産総研は2025年11月のプレスリリースの用語欄で、GAAをチャネルの上下左右4面をゲート電極で覆い、微細化した際の漏れ電流を抑えつつ高速に動作できるようにした構造だとしています。上げれば漏れ電流とばらつきは楽になり、そのぶん同じピッチの中で側壁とコンタクトへ回せる幅が減ります。
2つ目はトラック数です。減らせば面積を取れますが、配線ピッチが20nm以下に入り、容量・抵抗・コスト・描画性・信頼性がまとめて厳しくなります。増やせば配線は楽になり、そのぶん面積の利得を返すことになります。
3つ目はn-p間隔です。詰めればセル高さかチャネル幅のどちらかを稼げますが、FinFETではダミーフィンの間隔が下限になり、フォークシートでは誘電体の壁という工程が1つ増えます。
ゲートピッチを詰めて得られるのは、セルの横幅とセル内の配線長です。差し出すのは、コンタクトとゲートの短絡余裕、配線側の抵抗と容量、そしてMOLの層数です。N2からA14への1世代では、面積18%の代わりに裏面の配線が1層増えています。
ゲート長で稼ぐ道が細った以上、面積の出どころはピッチとセル高さ、そしてCFETのように積み方そのものを替える方向へ移ります。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”ゲートピッチとは何ですか？
隣り合うトランジスタのゲートからゲートまでの繰り返し間隔です。imecは、あるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法だとしています。
ノード名の数字と同じものですか？
別の数字です。産総研は、微細化が進むにつれて技術世代の名前と実際の微細加工寸法の乖離が始まったとし、2nm世代の2nmを、配線幅や最小加工寸法とは切り離した世代の名前だとしています。
いまはどのくらいの値ですか？
EUROPRACTICEが公開しているNanoICのPathfinding PDK仕様では、imecのN2想定でゲートピッチ48nm・最小メタルピッチ22nm、A14想定でゲートピッチ45nmとされています。いずれもロードマップに基づく想定値です。
ゲート長も一緒に縮むのですか？
同じ仕様表では、N2もA14もゲート長が15nmで並びます。ゲートピッチは48から45nmへ、標準セル高さは132から115nmへ動きます。
面積の利得はどこから出ているのですか？
ピッチとセル高さからです。48から45への縮小率と132から115への縮小率を掛けると0.82となり、公表されている面積約18%の改善とほぼ一致します。この積はこちらで計算した値です。
ゲートピッチを詰めると何が悪くなりますか？
負担が配線側へ移ります。imecは、セル高さが5Tを下回るとBEOLのクリティカル層の配線ピッチが20nm以下になり、容量、抵抗、コスト、描画性、信頼性のすべてで厳しくなるとし、MOLも単層から多層構造へ進むとしています。
現場では何を測って管理するのですか？
エッチング後の最終ゲートCDです。ITRS 2007のリソグラフィ章の日本語版は、これを従来の許容値の±12%へ収めることがいよいよ困難になってきたとし、この12%にフィールド内・ウェーハ内・ウェーハ間・ロット間の変動が含まれると記しています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- プロセスノードとは ── 実寸から離れた名前の側
- エッジ配置誤差（EPE）とは ── 詰めたピッチの中で余裕を数える側
この記事の事実は、誰でも読める公開資料を根拠とし、各URLの到達可否をこちらで実測しています。したがって、リンク先が移動または消滅した場合は、その旨をこのページへ反映します。
- JEITA半導体部会「半導体用語集」（2026年9月3日にリンク生存を実測、200）── ハーフピッチが線幅と線間隔の和の1/2にあたること、ITRSが2005年版からICの技術世代を表す単位として採用したこと、最小寸法が一般に配線ピッチやトランジスタのゲート長などで表されること
- 産業技術総合研究所「2nm世代向けの新構造トランジスタの開発」プレスリリース（2026年9月3日にリンク生存を実測、200）── 技術世代の名前と実際の微細加工寸法の乖離、2nmを配線幅や最小加工寸法とは切り離した世代の名前としていること、22nm世代あたりから3次元的なFET構造へ移ったこと
- 産業技術総合研究所「最先端構造トランジスタを試作可能な共用プロセスを独自開発」プレスリリース（2026年9月3日にリンク生存を実測、200）── GAAがチャネルの上下左右4面をゲート電極で覆うことで、微細化した際の漏れ電流を抑えつつ高速に動作できるようにした構造にあたること
- EUROPRACTICE「NanoIC Pathfinding PDK」技術ページ（2026年9月3日にリンク生存を実測、200）── N2想定のゲートピッチ48nm・最小メタルピッチ22nm・ゲート長15nm・標準セル高さ132nm・6トラック・ナノシート4枚・配線17層（表面13層／裏面4層）、A14想定のゲートピッチ45nm・ゲート長15nm・標準セル高さ115nm・配線18層（表面13層／裏面5層）・N2比で面積約18%と同一周波数電力約7%・裏面からの直接コンタクト
- imec「Logic technology scaling options for 2nm and beyond」公開技術記事（2026年9月3日にリンク生存を実測、200）── CPPがあるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法にあたること、CPPスケーリング鈍化への代替構造の探索、5T以下で配線ピッチが20nm以下になり容量・抵抗・コスト・描画性・信頼性が厳しくなること、MOLが単層コンタクトから多層構造へ進むこと
- imec magazine「Scaling CMOS beyond FinFETs」公開技術記事（2026年9月3日にリンク生存を実測、200）── 世代ごとの0.7倍・性能15%・面積50%・電力40%・コスト35%という従来の比例縮小、2nm世代を対象としたTCAD条件（ゲートピッチ42nm・配線ピッチ16nm・5T）、FinFETでn-p間にダミーフィン2本ぶんを取り空間の40〜50%を消費すること、フォークシートの速度10%・電力24%・5Tから4.3T・セル面積20%減、SRAMでp-n間隔8nmでの30%
- JEITA半導体技術ロードマップ専門委員会「ITRS 2007 リソグラフィ 日本語版」（2026年9月3日にリンク生存を実測、200）── エッチング後の最終ゲートCDを±12%へ収めることが困難になってきたこと、12%にフィールド内・ウェーハ内・ウェーハ間・ロット間の変動が含まれること、LWRの低空間周波数成分がゲート長変動となりリーク増・速度ばらつき・タイミング問題へ及ぶこと
- 産業技術総合研究所 八木下淳史「最先端ロジックトランジスタ技術 研究開発動向」TIA公開セミナー資料（2026年9月3日にリンク生存を実測、200）── ダミーゲート形成からゲート側壁形成、ソース・ドレインのエピ成長、ゲートとソース・ドレインへのコンタクト形成という工程順序