裏面電源供給とは

裏面電源供給とは、電源を配る配線網をウェーハの裏側へ移し、表側には信号の配線だけを残す構成です。 同じ層で場所を取り合っていた2つの網を、物理的に引き離します。

定義・解説

配線が足りなくなる理由は2つあります。線が細くなったことと、電源と信号が同じ層に同居していることです。

imecは公開技術記事で、電源側の配線がBEOLのルーティング資源のうち少なくとも20%を占めるようになったとしています。加えて標準セルの端と内部を走る電源・接地レールが面積を取り、セル高さの縮小をここで止めます。

電子の道のりも長くなっています。同社は、パッケージからトランジスタへ届くまでに電子がBEOLの15〜20層を通り、トランジスタへ近づくほど配線が細く抵抗が高くなると述べています。この道中で失う分がIRドロップです。電圧レギュレータからトランジスタまでの電力損失に許される余裕は10%として設計されます。

裏面電源供給は、この道中をまるごと外します。

数字も出ています。以下はimecとArmが2019年のIEDMで示したシミュレーション結果です。Armの設計規則で作ったCPUについて、従来の表面給電、埋め込み電源レールと表面給電の組み合わせ、ナノTSVが埋め込み電源レールへ着地する裏面給電の3通りを比べ、IRドロップは表面給電に対して前者で約1.7分の1、裏面給電で約7分の1になりました。

電子が通る道が、まるごと入れ替わります

電源と信号を表裏へ分けると、電子の道のりが短くなり、BEOLの混雑も緩みます。同じ図の右側は、その差をIRドロップで比べた結果です。

迎えに来る側の部品が2つ要ります

裏から電源を届けるには、表側で受け取る部品が要ります。

埋め込み電源レール（BPR）は、トランジスタより下、一部はシリコン基板の中、一部はSTIの酸化膜の中に埋まる金属線です。従来はBEOLで標準セルの端に作っていた電源・接地レールの役目を、そのまま引き受けます。imecの流れでは、STIの後にSiキャップ層へ溝を掘り、酸化膜ライナーと金属で埋め、金属をリセスして誘電体で蓋をします。以下は同社が示す典型値です。幅は約30nm、ピッチは約100nmです。

金属をFEOLへ入れる以上、後から来る高温工程を通ることになります。imecはWやRuのような高融点金属で埋め込み電源レールを作り、後続のFEOL工程の間は蓋をしたまま通して前工程の汚染を避けたとしています。熱バジェットの側から言えば、配線材料の選択肢がここで一気に狭まります。

ナノTSV（nTSV）は、薄くした裏面から掘って、この電源レールの先端へ着地する細いTSVです。imecの試験構造では深さ約320nm、ピッチ200nmで、標準セルの面積を残したまま入っています。

工程として何が増えるか

表面側の工程を通したあと、工程が4つ続きます

4つの工程はどれも既存の技術の延長ですが、精度の要求が別物になります。合わせ誤差10nm以下と全膜厚ばらつき40nm以下が、この流れの締め付けどころです。

表面側の工程を通したところから、順に進みます。

まずウェーハを裏返し、活性面をキャリアウェーハへ貼り合わせます。imecはSiCN同士の室温での誘電体融着と、その後250℃のポストボンドアニールを使っています。キャリアを貼ってから薄くすることで、ウェーハは後工程まで形を保ちます。

次が薄化です。研削、CMP、ドライとウェットのエッチングを順に組み合わせ、あらかじめ入れておいたSiGe層で止めます。最後のウェットエッチはSiGeへ軟着陸する高い選択比で走り、続いてSiGe自体をSiに対する高選択比の薬液で抜きます。imecはこの流れで、全膜厚のばらつきを40nm以下に抑えたとしています。

貼り合わせはウェーハを歪ませます。歪んだ裏面から、表側の電源レールへ10nm以下で合わせにいく露光が要ります。imecは、通常のアライメント補正を超える手当てとして、貼り合わせ技術の進歩と高度な露光補正を併用し、ナノTSVのオーバーレイ誤差を10nm以下まで下げたと述べています。

日本語の公開資料も、貼り合わせたウェーハを薄くする工程の難しさを示しています。東京エレクトロンは、ウェーハ永久接合を使う3次元実装について、研削加工時の応力、研削後の膜剥がれ、エッジトリミング領域の拡大による有効チップ数の制限といった歩留まり低下の懸念を挙げ、研削とは別のアプローチとしてレーザ剥離技術を開発したと公表しています。同技術で裏面研削・研磨・薬液エッチングを置き換えると、純水使用量を従来比で90%以上削減できるとしています。ここでの従来とは、研削加工を使う既存の薄化工程です。

何を測れば無事だと分かるか

裏面加工がデバイスを傷めたかどうかは、前後で電気特性を取れば分かります。

以下はimecがVLSI 2021で報告した測定結果です。ゲート長20nm以上のSiチャネルFinFETについて、薄化とナノTSV加工の後に出た劣化はpMOSの駆動電流のわずかな低下だけで、nMOSは移動度と駆動能力が最大15%上がり、BTIは劣化なしと報告されています。このときの薄化後のシリコン厚さは20〜370nmの範囲でした。

翌年の埋め込み電源レールへ着地する構成でも、貼り合わせ、薄化、深さ約320nmのナノTSV加工を通してFinFETの性能が劣化しなかったとしています。ただし最後にアニールを1回入れることが条件です。

つまみと、動かした代わりに何が悪くなるか

以下はimecとArmがVLSI 2023で示した結果です。imecのA14ナノシートPDKでArmの64ビット高性能プロセッサブロックを実装し、電力損失の上限を35mVとし（公称電源電圧の10%に相当）、IRドロップを比べています。

ナノTSVのピッチが1つ目のつまみです。裏面給電では、電源を取る間隔であるナノTSVピッチを4〜6µmまで緩めても目標を満たしました。表面側の2案は、PDNのピッチをかなり詰めてはじめて届き、その分だけプロセッサの性能が落ちました。詰めれば余裕は増えますが、面積と工程を差し出します。

材料が2つ目です。同じ検討で、ナノTSVをWからRuへ替えるとビア抵抗が下がり、IRドロップがさらに23%下がりました。Ru配線で線抵抗が下がるのと同じ理屈が、縦の穴にも通ります。

薄化の厚さが3つ目です。薄くするほどナノTSVは短くなり、ビア抵抗が下がります。そのかわり、熱を横へ運んでいたシリコンが減ります。imecは自己発熱への影響を懸念として挙げ、裏面の金属線が横方向の熱拡散を担うことである程度打ち消せるという初期の解析結果を示しています。

得られる幅も出ています。同じ検討で、裏面給電は表面給電に対して周波数6%向上と面積16%削減を同時に達成し、消費エネルギーは元のままでした。埋め込み電源レールと表面給電の組み合わせに対しては、周波数2%向上、面積8%削減、エネルギー2%削減です。

差し出すものは工程です。埋め込み電源レール形成、貼り合わせ、極端な薄化、ナノTSV加工が丸ごと加わり、そのぶん歩留まりとコストの側に重さが移ります。

よくある質問（FAQ）

裏面電源供給とは何ですか？

電源を配る配線網をウェーハの裏側へ移し、表側には信号の配線だけを残す構成です。imecは、今日は担ぎ手にとどまるシリコンの裏面へ電源網を移せば、電子がBEOLの複雑な積層を迂回して標準セルへ届くと述べています。

どれだけIRドロップが下がりますか？

imecとArmは、Armの設計規則で作ったCPUを対象にした解析で、従来の表面給電に対し、埋め込み電源レールと表面給電の組み合わせでIRドロップが約1.7分の1、埋め込み電源レールとナノTSVによる裏面給電で約7分の1になったとしています。

埋め込み電源レールとは何ですか？

トランジスタより下、一部はシリコン基板の中、一部はSTIの酸化膜の中に埋まる金属線です。imecの流れでは幅が約30nm、ピッチが約100nmで、従来はBEOLで標準セルの端に作っていた電源・接地レールの役目を引き受けます。

なぜ高融点金属を使うのですか？

金属をFEOLへ入れる以上、後から来る高温工程を通ることになるためです。imecはWやRuのような高融点金属で埋め込み電源レールを作り、後続のFEOL工程の間は蓋をしたまま通すことで前工程の汚染を避けたとしています。

薄化はどこまで進めるのですか？

imecはSiGe層をエッチングストップに使い、研削・CMP・ドライとウェットのエッチングを組み合わせて全膜厚のばらつきを40nm以下に抑えたとしています。VLSI 2021で報告した検討では、薄化後のシリコン厚さは20〜370nmの範囲でした。

貼り合わせの歪みは露光の合わせ精度を悪化させますか？

悪化させます。imecは、貼り合わせが活性ウェーハを必ず歪ませるとしたうえで、貼り合わせ技術の進歩と高度な露光補正を併用し、ナノTSVのオーバーレイ誤差を10nm以下まで下げたと述べています。

差し出すものは何ですか？

工程です。imecは埋め込み電源レール形成、貼り合わせ、極端な薄化、ナノTSV加工が新たに加わるとしています。東京エレクトロンも、ウェーハ永久接合を使う3次元実装について、研削時の応力や研削後の膜剥がれ、エッジトリミング領域の拡大による有効チップ数の制限といった歩留まり低下の懸念を挙げています。

比較・違いを学ぶ

TSV（シリコン貫通電極）とは ── 同じ縦穴でも、こちらは深さも径も一桁以上大きい構造です

出典

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imec「Backside power delivery」公開技術記事（2026年9月3日にリンク生存を実測、200）── 電源配線がルーティング資源の20%以上を占めること、BEOL 15〜20層と10%の損失余裕、Armとの解析でのIRドロップ約1.7分の1と約7分の1、埋め込み電源レールの幅約30nm・ピッチ約100nm、SiCN室温接合と250℃アニール、全膜厚ばらつき40nm以下、ナノTSV深さ約320nm・ピッチ200nm、オーバーレイ10nm以下の根拠です。
imec「Backside power delivery options: a DTCO study」公開技術記事（2026年9月3日にリンク生存を実測、200）── 電力損失上限35mV、ナノTSVピッチ4〜6µm、WからRuへの置き換えでIRドロップ23%減、周波数6%向上と面積16%削減、埋め込み電源レール＋表面給電に対する周波数2%・面積8%・エネルギー2%の根拠です。
imec「backside power delivery with buried power rails for back- and frontside routing」公式プレスリリース（2026年9月3日にリンク生存を実測、200）── 深さ約320nmのナノTSVが埋め込み電源レールへ着地する構成でFinFET性能が劣化しなかったこと、標準セル面積を保ったままのピッチ200nmの根拠です。
imec「critical building blocks for a backside power delivery network」公開技術記事（2026年9月3日にリンク生存を実測、200）── ゲート長20nm以上のFinFETでnMOSの移動度と駆動能力が最大15%向上、pMOS駆動電流のわずかな低下、BTI劣化なし、薄化後Si厚20〜370nmの根拠です。
東京エレクトロン「最先端デバイス3次元実装の技術革新に貢献するレーザ剥離技術を開発」公式ニュースリリース（2026年9月3日にリンク生存を実測、200）── 貼り合わせたウェーハの薄化における研削応力・膜剥がれ・エッジトリミング領域拡大による有効チップ数の制限、純水使用量90%以上削減の根拠です。