チップレットとは
チップレットとは、1チップに集積していた大規模な回路をあえて複数の小さなチップへ分け、それらをつなぐ基板の上に載せて1つのパッケージに収める技術です。 東京エレクトロンの解説記事は、この技術をこのように書いています。
長いあいだ、集積回路の進歩は「より多くの機能を、より小さな1枚のダイへ載せる」方向でした。システムLSI（SoC）はその到達点です。
チップレットは、その向きを逆にします。1枚に載せていたものを、あえて分けます。そのうえで、1つのパッケージの中へ近づけて並べ、つなぎ直します。
東京エレクトロンの解説記事は、これまで1チップに集積した大規模な回路をあえて複数の小さなチップに個片化し、インターポーザと呼ぶチップレット間をつなぐ基板上に乗せて1パッケージに収める技術だとしています。
分ける理由は、歩留まりにあります
Section titled “分ける理由は、歩留まりにあります”同記事は、同じ製造技術で作るかぎり欠陥の混入は同じ水準のままだとしたうえで、チップ面積が大きいほど不良チップが生まれる頻度は高くなり、歩留まりが下がるとしています。そして、一部に不良が出ただけでもチップ全体が不良になると付け加えています。
大きく作るほど、1つの欠陥で捨てる面積が増えます。これが分割の動機です。
数字も公開されています。以下は、同記事が arm community の資料から引いている試算値です。同記事は、あるサーバー用チップの回路全体を1チップで作ると777mm²になり、これを4個に個片化すると各213mm²になるとして、次の変化を挙げています。
| 1チップで作る | 4個に分ける | |
|---|---|---|
| 面積 | 777 mm² | 各 213 mm² |
| 量産初期の歩留まり | 4% | 21% |
| 量産成熟期の歩留まり | 26% | 59% |
| ウェーハ1枚から取れる数 | 69個 | 273個 |
| 成熟期の良品（4個で1構成として換算） | 69 × 26% = 17個 | 273 × 59% ÷ 4 = 40個 |
最後の行が結論です。同じウェーハ1枚から、商品として出せる数に2倍以上の開きが出ます。
日清紡マイクロデバイスの公式ブログも、同じ向きの試算を非専門家向けに示しています。巨大な1チップで取れる良品は12個にとどまり、4分割したチップレットで構成すると21個の良品が取れるとし、生産量で1.75倍、コストは良品数に反比例するので約57%になるとしています。
機能ごとに、工程を選べる
Section titled “機能ごとに、工程を選べる”利点はもう1つあります。全部を最先端で作らなくてよくなることです。
1チップにまとめると、成熟ノードで足りる回路まで最先端で作ることになります。日清紡の同ブログは、チップレットなら成熟ノードで足りるブロックを低コストのプロセスで作り、最先端で作ったチップレットと組み合わせられるとしています。
具体的な使い分けも公開されています。日立製作所の研究開発サイトは、高性能CPUコアには3nmなど微細な先端ノードが望ましい一方、入出力（I/O）やアナログ回路は安定した製造ができる22nmや28nmといった成熟ノードのほうが特性・コスト面で有利だとしています。
実際の製品でも同じことが行われています。AMDは2018年の公式リリースで、「Zen 2」CPUコアには7nm、チップの入出力部分には成熟した14nmを使うとし、その結果として同じ電力でより多くのCPUコアが載り、従来のモノリシック設計より費用対効果の高い製造になるとしています。
代償は「つなぐ」と「見分ける」
Section titled “代償は「つなぐ」と「見分ける」”利点と引き換えに、増える仕事が2つあります。
OKIは公式コラムで、機能ごとにダイを分けると適したプロセスを選びやすくなる一方で、ダイ同士をつなぐ配線や実装の設計は難しくなるとしています。1枚のダイの中なら配線を引くだけで済んだものが、別々のダイの間ではパッケージの中で物理的につなぎ直す仕事になります。
もう1つが選別です。分割の利点は「良品のチップレットだけを選んで組む」ことから来ています。裏を返せば、組む前に良品かどうかを見分ける工程が前提になります。
この点は、公的な文書でも課題として挙がっています。経済産業省の事前評価書は、有識者の指摘として、プロセスとチップテストを含めたトータルコストで見れば平面（モノリシック）でのチップ作製に強みがある可能性も挙げ、これまでのSiPなどの課題であるKGD（Known Good Die）問題を改めて分析したうえでの提案を期待するとしています。
良品と分かっているダイを用意できるかどうかが、この方式の前提条件です。
別々の会社のチップレットを組み合わせるには
Section titled “別々の会社のチップレットを組み合わせるには”分けることの先には、もう1つの可能性があります。自社で全部作らなくてよくなることです。
他社のチップレットを買ってきて自社の設計に組み込むには、共通の「口」が要ります。別々の会社が作ったチップレットを組み合わせる条件は、つなぎ方が揃っていることです。そのための業界標準がUCIeです。NEDOの事業原簿は、UCIeをパッケージ内で複数のチップをつなぐための標準規格とし、世界的に見れば大手10企業がUCIeという団体を組織して規格の策定を開始しているとしています。
なお、この技術がどの工程に属するのかも動いています。東京エレクトロンの2025年の記事は、チップレットに前工程的な要素と後工程的な要素の両方があることから、その工程が中工程と呼ばれるようになったとしています。前工程・後工程という区分そのものを、この技術が押し広げている形です。
関連するデータ・ツール
Section titled “関連するデータ・ツール”- 後工程・パッケージングの工程ページ ── 工程分類と、この工程に接続している公開求人
- 装置カタログDB ── 公式製品ページ単位のメーカーと製品family
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”チップレットとは何ですか？
東京エレクトロンの解説記事は、これまで1チップに集積した大規模な回路をあえて複数の小さなチップに個片化し、インターポーザと呼ぶチップレット間をつなぐ基板上に乗せて1パッケージに収める技術だとしています。
なぜわざわざ分けるのですか？
歩留まりのためです。同記事は、チップ面積が大きいほど不良チップが生まれる頻度が高くなり歩留まりが下がるとし、重要な点として、チップの一部に不良が発生しただけでもチップ全体が不良になってしまうことを挙げています。
歩留まりはどのくらい上がりますか？
同記事は、あるサーバー用チップを1チップで作ると777mm²になるが4個に個片化すると各213mm²になり、量産初期の歩留まりが4%から21%へ、量産成熟期には26%から59%へ向上するという例を挙げています。
取れる数はどう変わりますか？
同記事の計算では、量産成熟期にウェーハ1枚から得られる良品は、1チップ化で69×26% = 17個、チップレット化では273×59%÷4 = 40個となり、商品化できるチップ数に2倍以上の開きが出ます。
歩留まり以外の利点はありますか？
機能ごとに工程を選べます。日立製作所は、高性能CPUコアは3nmなど先端ノードが望ましい一方、I/Oやアナログ回路は22nmや28nmといった成熟ノードのほうが特性・コスト面で有利だと述べています。
実際に使われていますか？
AMDは2018年の公式リリースで、Zen 2 CPUコアに7nm、チップの入出力部分には成熟した14nmを使うとし、従来のモノリシック設計より費用対効果の高い製造になるとしています。
代償は何ですか？
つなぐ設計と選別です。OKIは、機能ごとにダイを分けると適したプロセスを選びやすくなる一方でダイ同士をつなぐ配線や実装の設計は難しくなると述べています。経済産業省の事前評価書にも、有識者の指摘としてKGD（Known Good Die）問題を改めて分析すべきという記述があります。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- システムLSI（SoC）とは ── 1枚のダイへまとめる、逆向きの方針
この記事の事実は、誰でも読める公開資料を根拠とし、各URLの到達可否をこちらで実測しています。したがって、リンク先が移動または消滅した場合は、その旨をこのページへ反映します。
- 東京エレクトロン「半導体業界構造を一変させる技術!?『チップレット』とは？」TELESCOPE magazine（2026年8月29日にリンク生存を実測、200）── チップレットが指す範囲、チップ面積が大きいほど歩留まりが下がること、一部の不良でチップ全体が不良になること、777mm²の1チップと4分割213mm²の比較（量産初期4%→21%、成熟期26%→59%）、ウェーハ1枚あたり69個と273個、成熟期の良品17個と40個。同記事は出典を Greg Yeric, arm community「Three Dimensions in 3DIC - Part I」2018年4月2日と書いています
- 東京エレクトロン「チップレットなど後工程技術が先導する、半導体開発のゲームチェンジ」TELESCOPE magazine（2026年8月29日にリンク生存を実測、200）── チップレットの工程が中工程と呼ばれるようになったこと
- 日清紡マイクロデバイス「半導体産業の微細化と水平分業化（番外編）」公式ブログ（2026年8月29日にリンク生存を実測、200）── 良品12個と21個の比較、生産量1.75倍、コスト約57%、最先端が不要なブロックを低コストプロセスで作れること
- 日立製作所 研究開発「オープンエコシステムによるチップレット集積化の潮流」（2026年8月29日にリンク生存を実測、200）── 高性能CPUコアは3nmなど先端ノード、I/Oやアナログ回路は22nmや28nmの成熟ノードのほうが特性・コスト面で有利であること
- AMD「AMD Takes High-Performance Datacenter Computing to the Next Horizon」公式ニュースルーム（2026年8月29日にリンク生存を実測、200）── 「Zen 2」CPUコアに7nm、入出力部分に成熟した14nmを使うこと、同じ電力でより多くのCPUコアが載り従来のモノリシック設計より費用対効果の高い製造になること
- 経済産業省「チップレット設計基盤構築に向けた技術開発事業」事前評価書 公開PDF（2026年8月29日にリンク生存を実測、200）── 有識者の指摘として、プロセスとチップテストを含めたトータルコストでは平面（モノリシック）でのチップ作製に強みがある可能性も指摘されていること、これまでのSiPなどの課題であるKnown Good Die(KGD)問題を改めて分析しそこに立脚した提案に期待したいこと
- NEDO「チップレット設計基盤構築に向けた技術開発事業」事業原簿【公開版】（2026年8月29日にリンク生存を実測、200）── UCIeがパッケージ内で複数のチップをつなぐための標準規格であること、大手10企業がUCIeという団体を組織して規格の策定を開始していること
- OKI「半導体の『チップレット』とは？」公式コラム（2026年8月29日にリンク生存を実測、200）── ダイ同士をつなぐ配線や実装の設計が難しくなること